JP4838685B2

JP4838685B2 - 差動増幅回路

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Publication number: JP4838685B2
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Inventors: 繁樹梶谷
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Description

本発明は、差動増幅回路に係り、特に、出力段の電流能力の向上等を図ったものに関する。

従来、この種の回路としては、例えば、図５に示されたような構成の差動増幅回路が知られている。
以下、同図を参照しつつ、この従来回路について説明する。
この差動増幅回路は、演算増幅器Ａ１による前段増幅部１０１Ａと、ｐｎｐ型の第１０乃至第１２のトランジスタＴr10〜Ｔr12を用いたカレントミラー回路によるアイドルベース電流キャンセル部１０２Ａと、ｐｎｐ型の第１のトランジスタＴr1によるプリドライバ部１０３Ａと、ｎｐｎ型の第２及び第３のトランジスタＴr2，Ｔr3並びにｐｎｐ型の第４及び第５のトランジスタＴr4，Ｔr5によるカレントミラー回路を用いたアイドル電流設定供給部１０５Ａと、ｐｎｐ型の第６のトランジスタＴr6とｎｐｎ型の第７のトランジスタＴr7によるプッシュプル出力段１０６Ａとに大別されて構成されたものとなっている。

かかる構成において、演算増幅器Ａ１からは、２つの差動入力端子ＩＮ＋，ＩＮ−に印加された信号の差分に応じた大きさの信号が出力され、第１のトランジスタＴr1により電圧・電流変換されてプッシュプル出力段１０６Ａによって、増幅出力されるようになっている。
そして、アイドリング時、すなわち、２つの差動入力端子ＩＮ＋，ＩＮ−の信号に差が無い場合に、第１のトランジスタＴr1のベース電流がアイドルベース電流キャンセル部１０２Ａによって第１０のトランジスタＴr10のベース電流と相殺されるようになっている。
また、プッシュプル出力段１０６Ａのアイドリング時におけるアイドリング電流は、アイドル電流設定供給部１０５Ａによって決定され、供給されるようになっている。

かかる構成において、Ｌｏｗ出力時、すなわち、第７のトランジスタＴr7にシンク電流が流入する際、その電流シンク能力は、第７のトランジスタＴr7のベース電流ＩBTr7＝Ｉ1＋Ｉ3＋ＩBTr6−ＩTr1−Ｉ4と、第７のトランジスタＴr7単体での電流増幅率βとで定まるものとなっている。ここで、Ｉ1、Ｉ3、Ｉ4は、定電流源Ｉ1、Ｉ3、Ｉ4（説明を簡潔にするため、各々の定電流源の表記と、その出力電流の表記を同一表記とする）の出力電流、ＩBTr6は、第６のトランジスタＴr6のベース電流、ＩTr1は、第１のトランジスタＴr1のコレクタ電流である。

したがって、第７のトランジスタＴr7のベース電流を増やすには、第３のトランジスタＴr3又は、第４のトランジスタＴr4に流れる電流を増やすことによって可能であるが、電流増幅率βは、レイアウトやプロセス等に依存するものである。
また、第６及び第７のトランジスタＴr6，Ｔr7のアイドリング電流は、それぞれ下記する式１、式２で与えられる。

ＶBE6＋ＶBE4＝ＶBED2＋ＶBE5・・・式１

ＶBE7＋ＶBE3＝ＶBED1＋ＶBE2・・・式２

ここで、ＶBE6は、第６のトランジスタＴr6のベース・エミッタ間電圧、ＶBE4は、第４のトランジスタＴr4のベース・エミッタ間電圧、ＶBED2は、第２のダイオードＤ２の順方向電圧、ＶBE5は、第５のトランジスタＴr5のベース・エミッタ間電圧、ＶBE7は、第７のトランジスタＴr7のベース・エミッタ間電圧、ＶBE3は、第３のトランジスタＴr3のベース・エミッタ間電圧、ＶBED1は、第１のダイオードＤ１の順方向電圧、ＶBE2は、第２のトランジスタＴr2のベース・エミッタ間電圧である。

また、ベース・エミッタ間電圧ＶBEは、通常、公知の下記する公式で与えられる。

ＶBE＝ＶT×ｌｎ（ＩS／ＩC）・・・式３

ここで、ＶTは、熱電圧、ＩSは、逆方向コレクタ飽和電流、ＩCは、コレクタ電流である。
なお、この種の差動増幅回路としては、例えば、特許文献１などに開示されたものがある。
特開２００２−２１７６５４号公報（第４−６頁、図１−図８）

かかる従来回路において、出力段の第７のトランジスタＴr7のベース電流を増やすために、第３及び第４のトランジスタＴr3，Ｔr4の電流を増やそうとすると、上述した式１乃至式３より、第６及び第７のトランジスタＴr6，Ｔr7のアイドリング電流の増加を招くことが理解できる。
すなわち、従来回路においては、出力段の電流能力を増すためにベース電流を安易に増やすことができないという問題があった。

本発明は、上記実状に鑑みてなされたもので、出力段のアイドリング電流の増加を招くことなく、出力段を構成するトランジスタのベース電流を入力信号に応じて増加させることができ、より負荷電流能力の高い差動増幅回路を提供するものである。

上記本発明の目的を達成するため、本発明に係る差動増幅回路は、
入力信号に対して差動増幅を行い、２つの出力端子間に差動出力が得られるよう構成された前段増幅部を有し、当該前段増幅器の出力を電圧・電流変換してバイポーラトランジスタを用いてなるプッシュプル出力段を駆動するプリドライバ部を有すると共に、前記プリドライバ部を構成するトランジスタのアイドリング時のベース電流を相殺するアイドルベース電流キャンセル部を有してなる差動増幅回路であって、
前記プッシュプル出力段を構成するローサイド側のバイポーラトランジスタにシンク電流が流れる際に、当該ローサイド側のバイポーラトランジスタのベースに、前記アイドルベース電流キャンセル部の余剰電流を流入可能に構成されてなるものである。
かかる構成において、プッシュプル出力段を構成するローサイド側のバイポーラトランジスタにシンク電流が流れる際に、前記アイドルベース電流キャンセル部の余剰電流を、当該ローサイド側のバイポーラトランジスタのベースに流入せしめる補充電流供給部を設けた構成とすると好適である。
加えて、前記プッシュプル出力段に、アイドリング電流を供給するアイドル電流設定供給部が設けられた構成とするとより好適である。
また、プリドライバ部は、ｐｎｐ型トランジスタを用いてなり、そのエミッタには第１の定電流源が接続されると共に、当該エミッタは、前記プッシュプル出力段を構成する２つのバイポーラトランジスタの内、ハイサイド側のバイポーラトランジスタのべースに接続される一方、ベースが前段増幅部の一方の出力端子に接続されてなり、
前記アイドルベース電流キャンセル部は、２つのｐｎｐ型トランジスタにより構成された第１のカレントミラー回路と、当該第１のカレントミラー回路におけるベース電流補償用のｐｎｐ型トランジスタとを有し、前記第１のカレントミラー回路を構成する２つのｐｎｐ型トランジスタのベースには、アイドルベース電流キャンセル部用定電流源が接続されると共に、前記ベース電流補償用のｐｎｐ型トランジスタのエミッタが接続される一方、当該ベース電流補償用のｐｎｐ型トランジスタのベースは、前記カレントミラー回路を構成する一方のｐｎｐ型トランジスタのコレクタに接続され、前記第１のカレントミラー回路を構成する他方のｐｎｐ型トランジスタのコレクタは、前記プリドライバ部を構成するｐｎｐ型トランジスタのベースが接続される前段増幅部の一方の出力端子に接続され、前記ベース電流補償用のｐｎｐ型トランジスタのベースが接続される前記第１のカレントミラー回路を構成する一方のｐｎｐ型トランジスタのコレクタは、前段増幅部の他方の出力端子に接続され、
前記補充電流供給部は、２つのｎｐｎ型トランジスタにより構成された第２のカレントミラー回路を有し、当該第２のカレントミラー回路を構成する２つのｎｐｎ型トランジスタの内、ベースとコレクタが相互に接続された一方のｎｐｎ型トランジスタのコレクタに前記プリドライバ部を構成するｐｎｐ型トランジスタのコレクタが接続される一方、当該第２のカレントミラー回路を構成する他方のｎｐｎ型トランジスタのコレクタに前記ベース電流補償用のｐｎｐ型トランジスタのコレクタが接続されると共に、前記プッシュプル出力段を構成する２つのバイポーラトランジスタの内、ローサイド側のバイポーラトランジスタのベースが接続されてなるものとするとより好適である。
更に、アイドル電流設定供給部は、２つのｎｐｎ型トランジスタからなる第３のカレントミラー回路と、２つのｐｎｐ型トランジスタからなる第４のカレントミラー回路とを有し、前記第３のカレントミラー回路を構成するベースとコレクタが接続された一方のｎｐｎ型トランジスタは、コレクタに第２の定電流源が接続される一方、エミッタは、ダイオードを介してグランドに接続され、前記第３のカレントミラー回路を構成する他方のｎｐｎ型トランジスタは、そのコレクタに第３の定電流源が接続されると共に、プッシュプル出力段のハイサイド側のバイポーラトランジスタのベースに接続される一方、エミッタは、プッシュプル出力段のローサイド側のバイポーラトランジスタのベースに接続されると共に、グランドとの間に、第４の定電流源が接続され、
前記第４のカレントミラー回路を構成するベースとコレクタが接続された一方のｐｎｐ型トランジスタは、コレクタに第５の定電流源が接続される一方、エミッタは、ダイオードを介して電源電圧が印加可能とされ、前記第４のカレントミラー回路を構成する他方のｐｎｐ型トランジスタは、そのコレクタにプッシュプル出力段のローサイド側のバイポーラトランジスタのベースが接続される一方、エミッタは、前記プッシュプル出力段のハイサイド側のバイポーラトランジスタのベースに接続されてなるものとすると更に好適である。

本発明によれば、プッシュプル出力段にシンク電流が流れる際に、アイドルべース電流キャンセル部における余剰電流をプッシュプル出力段のシンク電流が流れるトランジスタのベースへ流入せしめるよう構成することにより、アイドリング電流を増やすことなく、出力電流能力を高めることができる。しかも、これまで、回路内で無駄に流していた電流を出力電流能力の向上に有効利用するので、効率の良い回路を提供することができるという効果を奏するものである。

以下、本発明の実施の形態について、図１乃至図４を参照しつつ説明する。
なお、以下に説明する部材、配置等は本発明を限定するものではなく、本発明の趣旨の範囲内で種々改変することができるものである。
最初に、本発明の実施の形態における差動増幅回路の構成例について、図１を参照しつつ説明する。

本発明の実施の形態における差動増幅回路は、前段増幅部１０１と、アイドルベース電流キャンセル部１０２と、プリドライバ部１０３と、補充電流供給部１０４と、アイドル電流設定供給部１０５と、プッシュプル出力段１０６とに大別されて構成されたものとなっている。

前段増幅部１０１は、２つの差動入力端子（図１においては「ＩＮ＋」、「ＩＮ−」と表記）４１ａ，４１ｂを有すると共に、第１及び第２の出力端子OUT-1，OUT-2を有する演算増幅器１５を用いて構成されており、第１及び第２の出力端子OUT-1，OUT-2には、２つの差動入力端子４１ａ，４１ｂにおける入力信号の差分に応じた大きさの信号が出力されるようになっている。

そして、演算増幅器１５の第１の出力端子OUT-1は、アイドルベース電流キャンセル部１０２を構成する第１１のトランジスタ（図１においては「Ｔr11」と表記）１１のコレクタに接続されると共に、プリドライバ部１０３を構成するｐｎｐ型の第１のトランジスタ（図１においては「Ｔr1」と表記）１のベースに接続される一方、演算増幅器１５の第２の出力端子OUT-2は、アイドルベース電流キャンセル部１０２を構成する第１２のトランジスタ（図１においては「Ｔr12」と表記）１２のコレクタに接続されている。

アイドルベース電流キャンセル部１０２は、アイドリング時、すなわち、２つの差動入力端子４１ａ，４１ｂに差が無い状態において、第１のトランジスタ１に流れるベース電流を、第１０のトランジスタ（図１においては「Ｔr10」と表記）１０のベース電流で相殺できるようにしたものである。
かかるアイドルベース電流キャンセル部１０２は、ｐｎｐ型の第１０〜第１２のトランジスタ１０〜１２を主たる構成要素として構成されたものとなっており、第１１及び第１２のトランジスタ１１，１２により、基本的ないわゆるカレントミラー回路（第１のカレントミラー回路）が構成され、第１０のトランジスタ１０によって、第１２のトランジスタ１２のベース電流の補償がなされるように構成されたものとなっている。

かかるアイドルベース電流キャンセル部１０２において、第１１及び第１２のトランジスタ１１，１２は、相互にベースが接続されて、その接続点には、第６の定電流源２６（アイドルベース電流キャンセル部用定電流源）が接続されて、定電流Ｉ６が供給されるようになっている一方、第１１のトランジスタ１１のエミッタには、第１の抵抗器（図１においては「Ｒ１」と表記）３１を介して、第１２のトランジスタ１２のエミッタには、第２の抵抗器（図１においては「Ｒ２」と表記）３２を介して、共に電源電圧Ｖ＋が印加されるようになっている。

また、第１１及び第１２のトランジスタ１１，１２のベース同士の接続点と第１２のトランジスタ１２のコレクタとの間には、第１０のトランジスタ１０が、その接続点と第１０のトランジスタ１０のエミッタが接続され、第１２のトランジスタ１２のコレクタと第１０のトランジスタ１０のベースとが接続されるようにして設けられている。
そして、第１０のトランジスタ１０のコレクタは、後述する補充電流供給部１０４を構成するｎｐｎ型の第８のトランジスタ（図１においては「Ｔr8」と表記）８のコレクタに接続されたものとなっている。

プリドライバ部１０３は、ｐｎｐ型の第１のトランジスタ１からなり、演算増幅器１５の出力電圧を電流変換してプッシュプル出力段１０６を駆動するようになっている。
かかるプリドライバ部１０３における第１のトランジスタ１は、エミッタに第１の定電流源２１が接続されている一方、コレクタは、次述する補充電流供給部１０４を構成するｎｐｎ型の第９のトランジスタ（図１においては「Ｔr9」と表記）９のコレクタに接続されたものとなっている。

補充電流供給部１０４は、プッシュプル出力段１０６を構成する第７のトランジスタ（図１においては「Ｔr7」と表記）７のシンク時におけるベース電流を補充するためのもので（詳細は後述）、ｎｐｎ型の第８及び第９のトランジスタ８，９を中心に構成されたものとなっている。本発明の実施の形態において、第８及び第９のトランジスタ８，９により、カレントミラー回路（第２のカレントミラー回路）が形成されたものとなっている。

すなわち、第８及び第９のトランジスタ８，９は、相互にベースが接続されると共に、その接続点と第９のトランジスタ９のコレクタとが接続されており、第９のトランジスタ９は、いわゆるダイオード接続されたものとなっている。
そして、第８のトランジスタ８のエミッタは、第３の抵抗器（図１においては「Ｒ３」と表記）３３を介して、第９のトランジスタ９のエミッタは、第４の抵抗器（図１においては「Ｒ４」と表記）を３４を介して、共にグランドに接続されている。
さらに、第８のトランジスタ８のコレクタは、後述するプッシュプル出力段１０６の第７のトランジスタ７のベースに接続されている。

アイドル電流設定供給部１０５は、プッシュプル出力段１０６のアイドリング時におけるアイドリング電流を供給するためのもので、本発明の実施の形態においては、ｎｐｎ型の第２及び第３のトランジスタ（図１においては、それぞれ「Ｔr2」、「Ｔr3」と表記）２，３と、ｐｎｐ型の第４及び第５のトランジスタ（図１においては、それぞれ「Ｔr4」、「Ｔr5」と表記）４，５と、第１及び第２のダイオード（図１においては、それぞれ「Ｄ1」、「Ｄ2」と表記）１６，１７と、第２乃至第５の定電流源２２〜２５を主たる構成要素として構成されたものとなっている。

本発明の実施の形態において、第２及び第３のトランジスタ２，３は、カレントミラー回路（第３のカレントミラー回路）を構成すると共に、第７のトランジスタ７と共に電流経路のループを形成するものとなっている。
第２及び第３のトランジスタ２，３は、相互にベースが接続されると共に、その接続点と第２のトランジスタ２のコレクタとが接続されており、第２のトランジスタ２は、いわゆるダイオード接続されたものとなっている。
そして、第２のトランジスタ２のコレクタには、定電流Ｉ２を出力する第２の
定電流源２２が接続される一方、第３のトランジスタ３のコレクタには、定電流Ｉ３を出力する第３の定電流源２３が接続されると共に、第１のトランジスタ１のコレクタ及び第６のトランジスタ（図１においては「Ｔr6」と表記）６のベースが接続されている。

一方、第２のトランジスタ２のエミッタには、第１のダイオード１６のアノードが接続されており、この第１のダイオード１６のカソードは、グランドに接続されている。また、第３のトランジスタ３のエミッタとグランドとの間には、定電流Ｉ４を出力する第４の定電流源２４が設けられると共に、第３のトランジスタ３のエミッタは、第７のトランジスタ７のベースに接続されている。

一方、第４及び第５のトランジスタ４，５は、カレントミラー回路（第４のカレントミラー回路）を構成すると共に、第６のトランジスタ６と共に電流経路のループを形成するものとなっている。
第４及び第５のトランジスタ４，５は、相互にベースが接続されると共に、その接続点と第５のトランジスタ５のコレクタとが接続されており、第５のトランジスタ５は、いわゆるダイオード接続されたものとなっている。
そして、第４のトランジスタ４のエミッタは、第６のトランジスタ６のベースに接続される一方、第５のトランジスタ５のエミッタは、第２のダイオード１７のカソードに接続されており、この第２のダイオード１７のアノードには、電源電圧Ｖ＋が印加されるようになっている。

さらに、第４のトランジスタ４のコレクタは、第７のトランジスタ７のベースに接続される一方、第５のトランジスタ５のコレクタとグランドとの間には、定電流Ｉ５が出力される第５の定電流源２５が設けられたものとなっている。

プッシュプル出力段１０６は、ｐｎｐ型の第６のトランジスタ６とｎｐｎ型の第７のトランジスタ７とから構成されており、第６及び第７のトランジスタ６，７は、コレクタが相互に接続されると共に、出力端子４２に接続されている。
また、第６のトランジスタ６のエミッタには、電源電圧Ｖ＋が印加されるようになっており、第６のトランジスタ６は、ハイサイド側のトランジスタとされる一方、第７のトランジスタ７のエミッタは、グランドに接続されており、第７のトランジスタ７は、ローサイド側のトランジスタとなっている。
そして、第６のトランジスタ６のベースは、既に述べたように、プリドライバ部１０３及びアイドル電流設定供給部１０５に接続される一方、第７のトランジスタ７は、補充電流供給部１０４及びアイドル電流設定供給部に接続されたものとなっている。

次に、かかる構成における動作について、特に、出力能力を中心に説明する。
まず、本発明の実施の形態における差動増幅回路においては、通常時、すなわち、第７のトランジスタ７にシンク電流が流入していない状態において、第７のトランジスタ７のベース電流ＩBTr7は、下記する式４によって表される。

ＩBTr7＝Ｉ1＋Ｉ3＋Ｉ6＋ＩBTr6−ＩTr1−ＩTr8−Ｉ4・・・式４

ここで、Ｉ1、Ｉ3、Ｉ4、Ｉ6は、それぞれ第１、第３、第４及び第６の定電流源２１，２３，２４，２６の出力電流であり、ＩBTr6は、第６のトランジスタ６のべース電流、ＩTr1は、第１のトランジスタ１のコレクタ電流、ＩTr8は、第８のトランジスタ８のコレクタ電流である。

ここで、第８のトランジスタ８は、第６の定電流源２６とほぼ同一電流を流しているので、Ｉ6≒ＩTr8となり、第７のトランジスタ７のベースには、第６の定電流源２６からは殆ど電流は流れ込まない。
したがって、上述の第７のトランジスタ７のベース電流を表す式４は、下記する式５に書き換えられることとなる。

ＩBTr7≒Ｉ1＋Ｉ3＋ＩBTr6−ＩTr1−Ｉ4・・・式５

上述の第８のトランジスタ８に流れる電流ＩTr8は、前段増幅部１０１を構成する演算増幅器１５に流れ込む第１のトランジスタ１のベース電流分を、第１０のトランジスタ１０によって補助する働きをする回路としての電流であり、通常は、無駄に流している電流である。
図２には、かかる通常時における主要部の電流の流れを実線矢印で示した回路図が示されている。

一方、プッシュプル出力段１０６における出力をＬｏｗ状態、すなわち、第７のトランジスタ７にシンク電流を流す状態とした場合、第７のトランジスタ７のベース電流は、基本的に上述した通常時に説明した式４で表されるが、第１のトランジスタ１の電流が減少するため、第１の定電流源２１の出力電流Ｉ1が、第３及び第４のトランジスタ３，４を介して第７のトランジスタ７のベースに流れ込むこととなる。

また、同時に、第１のトランジスタ１に電流が流れないため、第８のトランジスタ８にも電流が流れなくなり、第１１のトランジスタ１１の電流も流れなくなる。
その結果、第６の定電流源２６の出力電流Ｉ6は、第７のトランジスタ７のベースに流れ込み、第７のトランジスタ７の電流駆動能力を向上させることとなる。なお、図３には、かかるシンク電流発生時における主要部の電流の流れを実線矢印で示した回路図が示されている。

このように、本発明の実施の形態の差動増幅回路においては、第６の定電流源２６の出力電流Ｉ6は、通常時には、第８のトランジスタ８に流れ込み、プッシュプル出力段１０６には流れないが、上述のようにＬｏｗ出力時においては、第８のトランジスタ８が電流を殆ど流さなくなるため、余剰電流となるその分の電流が全て第７のトランジスタ７のベースに流れ込む点が、従来回路と大きく異なるものとなっている。

また、第６の定電流源２６の出力電流Ｉ6は、通常時には、アイドルベース電流キャンセル部１０２における動作電流として用いられているため、従来回路（図５参照）を基準として比較した場合、本発明の実施の形態の差動増幅回路とすることによるアイドリング電流の特段の増加を招くものではない。
またさらに、本発明の実施の形態における差動増幅回路は、前段増幅部１０１を構成する演算増幅器１５の出力信号に応じて、アイドルベース電流キャンセル部１０２の出力電流である（｜ＩE10｜−｜ＩC8｜）を変化させることにより、第７のトランジスタ７のベース電流を可変させ、出力電流能力を増大させるようにしたものということができる。なお、ここで、ＩE10は、第１０のトランジスタ１０のエミッタ電流であり、ＩC8は、第８のトランジスタ８のコレクタ電流である。

図４には、本発明の実施の形態における差動増幅回路の出力電圧に対する負荷電流の変化特性を、従来回路における同様の特性と共に示した特性線図が示されており、以下、同図について説明する。
同図において、横軸は、負荷電流を示し、縦軸はシンク電流の流れ込む側（ローサイド側）のトランジスタ、すなわち、換言すれば、上述の実施の形態においては、第７のトランジスタ７における最大出力電圧を示す。

なお、従来回路は、図５に示された回路構成のものであり、本発明の実施の形態における差動増幅回路と共通する構成部分における回路素子の定数等は、いずれも同一条件である。
そして、図４の特性は、電源電圧Ｖ＋＝５Ｖ、差動入力端子４１ａにおける入力電圧ＶIN＋＝(Ｖ＋)／２＋１＝３.５Ｖ、差動入力端子４１ｂにおける入力電圧ＶIN−＝(Ｖ＋)／２−１＝２.５Ｖ、雰囲気温度Ｔa＝２５℃の条件の下でのものである。

図４において、実線の特性線は、本発明の実施の形態における差動増幅回路の特性を、点線の特性線は、従来回路の特性を、それぞれ表している。同図によれば、本発明の実施の形態における差動増幅回路の負荷電流能力は、従来回路に比して確実に改善されたものであることが確認できる。

本発明の実施の形態における差動増幅回路の回路構成例を示す回路図である。図１に示された差動増幅回路のアイドリング動作時における主要部の電流の流れを説明する説明図である。図１に示された差動増幅回路のＬｏｗレベル出力時における主要部の電流の流れを説明する説明図である。本発明の実施の形態における差動増幅回路の出力電圧に対する負荷電流の変化特性を従来回路の特性と共に示した特性線図である。従来回路の一回路構成例を示す回路図である。

符号の説明

１０１…前段増幅部
１０２…アイドルベース電流キャンセル部
１０３…プリドライバ部
１０４…補充電流供給部
１０５…アイドル電流設定供給部
１０６…プッシュプル出力段

Claims

入力信号に対して差動増幅を行い、２つの出力端子間に差動出力が得られるよう構成された前段増幅部を有し、当該前段増幅器の出力を電圧・電流変換してバイポーラトランジスタを用いてなるプッシュプル出力段を駆動するプリドライバ部を有すると共に、前記プリドライバ部を構成するトランジスタのアイドリング時のベース電流を相殺するアイドルベース電流キャンセル部を有してなる差動増幅回路であって、
前記プッシュプル出力段を構成するローサイド側のバイポーラトランジスタにシンク電流が流れる際に、当該ローサイド側のバイポーラトランジスタのベースに、前記アイドルベース電流キャンセル部の余剰電流を流入可能に構成されてなることを特徴とする差動増幅回路。
前記プッシュプル出力段を構成するローサイド側のバイポーラトランジスタにシンク電流が流れる際に、前記アイドルベース電流キャンセル部の余剰電流を、当該ローサイド側のバイポーラトランジスタのベースに流入せしめる補充電流供給部を設けられてなることを特徴とする請求項１記載の差動増幅回路。
前記プッシュプル出力段に、アイドリング電流を供給するアイドル電流設定供給部が設けられてなることを特徴とする請求項２記載の差動増幅回路。
前記プリドライバ部は、ｐｎｐ型トランジスタを用いてなり、そのエミッタには第１の定電流源が接続されると共に、当該エミッタは、前記プッシュプル出力段を構成する２つのバイポーラトランジスタの内、ハイサイド側のバイポーラトランジスタのべースに接続される一方、ベースが前段増幅部の一方の出力端子に接続されてなり、
前記アイドルベース電流キャンセル部は、２つのｐｎｐ型トランジスタにより構成された第１のカレントミラー回路と、当該第１のカレントミラー回路におけるベース電流補償用のｐｎｐ型トランジスタとを有し、前記第１のカレントミラー回路を構成する２つのｐｎｐ型トランジスタのベースには、アイドルベース電流キャンセル部用定電流源が接続されると共に、前記ベース電流補償用のｐｎｐ型トランジスタのエミッタが接続される一方、当該ベース電流補償用のｐｎｐ型トランジスタのベースは、前記カレントミラー回路を構成する一方のｐｎｐ型トランジスタのコレクタに接続され、前記第１のカレントミラー回路を構成する他方のｐｎｐ型トランジスタのコレクタは、前記プリドライバ部を構成するｐｎｐ型トランジスタのベースが接続される前段増幅部の一方の出力端子に接続され、前記ベース電流補償用のｐｎｐ型トランジスタのベースが接続される前記第１のカレントミラー回路を構成する一方のｐｎｐ型トランジスタのコレクタは、前段増幅部の他方の出力端子に接続され、
前記補充電流供給部は、２つのｎｐｎ型トランジスタにより構成された第２のカレントミラー回路を有し、当該第２のカレントミラー回路を構成する２つのｎｐｎ型トランジスタの内、ベースとコレクタが相互に接続された一方のｎｐｎ型トランジスタのコレクタに前記プリドライバ部を構成するｐｎｐ型トランジスタのコレクタが接続される一方、当該第２のカレントミラー回路を構成する他方のｎｐｎ型トランジスタのコレクタに前記ベース電流補償用のｐｎｐ型トランジスタのコレクタが接続されると共に、前記プッシュプル出力段を構成する２つのバイポーラトランジスタの内、ローサイド側のバイポーラトランジスタのベースが接続されてなることを特徴とする請求項２又は請求項３いずれかに記載の差動増幅回路。
前記アイドリング時におけるプッシュプル出力段に、アイドリング電流を供給するアイドル電流設定供給部が設けられ、
当該アイドル電流設定供給部は、２つのｎｐｎ型トランジスタからなる第３のカレントミラー回路と、２つのｐｎｐ型トランジスタからなる第４のカレントミラー回路とを有し、前記第３のカレントミラー回路を構成するベースとコレクタが接続された一方のｎｐｎ型トランジスタは、コレクタに第２の定電流源が接続される一方、エミッタは、ダイオードを介してグランドに接続され、前記第３のカレントミラー回路を構成する他方のｎｐｎ型トランジスタは、そのコレクタに第３の定電流源が接続されると共に、プッシュプル出力段のハイサイド側のバイポーラトランジスタのベースに接続される一方、エミッタは、プッシュプル出力段のローサイド側のバイポーラトランジスタのベースに接続されると共に、グランドとの間に、第４の定電流源が接続され、
前記第４のカレントミラー回路を構成するベースとコレクタが接続された一方のｐｎｐ型トランジスタは、コレクタに第５の定電流源が接続される一方、エミッタは、ダイオードを介して電源電圧が印加可能とされ、前記第４のカレントミラー回路を構成する他方のｐｎｐ型トランジスタは、そのコレクタにプッシュプル出力段のローサイド側のバイポーラトランジスタのベースが接続される一方、エミッタは、前記プッシュプル出力段のハイサイド側のバイポーラトランジスタのベースに接続されてなることを特徴とする請求項３又は請求項４いずれかに記載の差動増幅回路。