JP5368888B2 - 演算増幅器 - Google Patents

Description

本発明は、回路の低消費電流化と出力部の周波数特性の改善を図った演算増幅器に関するものである。

所謂出力フルスイング動作を行う演算増幅器の従来例を図２に示す。この演算増幅器は、非反転入力端子１１と反転入力端子１２から差動電圧を入力し差動電流を出力するトランスコンダクタンスアンプＡ１、そのトランスコンダクタンスアンプＡ１の能動負荷として接続され、カレントミラー回路を形成するＰＮＰトランジスタＱ１，Ｑ２、トランジスタＱ２のコレクタとベースが接続されたＰＮＰトランジスタＱ３、そのトランジスタＱ３にエミッタ電流を流す電流源Ｉ１、プッシュプル型出力回路を構成するＮＰＮトランジスタＱ９とＰＮＰトランジスタＱ１０、トランジスタＱ９，Ｑ１０のベース間の電位差を調整する役割を持つアイドリング電流補給用のＮＰＮトランジスタＱ７とＰＮＰトランジスタＱ８、トランジスタＱ７，Ｑ８にベース固定電位を与える電圧源Ｖ１，Ｖ２、出力トランジスタＱ９，Ｑ１０の共通コレクタに接続された出力端子１３からなる。

本回路は、入力段からの信号をトランジスタＱ３で受けて、出力トランジスタＱ９，Ｑ１０を駆動している。演算増幅器の出力端子１３から吐き出す出力吐出電流Ｉ_sourceは、トランジスタＱ３の電流増幅率β_Q3とトランジスタＱ１０の電流増幅率β_Q10とトランスコンダクタンスアンプＡ１の出力電流Ｉ_A1の積で決まり、

となる。

一方、演算増幅器の出力端子１３から吸い込む出力吸込電流Ｉ_sinkは、トランジスタＱ９の電流増幅率β_Q9と電流源I１の電流値Ｉ₁で決まり、

となる。そして、各トランジスタＱ３，Ｑ９，Ｑ１０の電流増幅率が等しいとき（β_Q3＝β_Q9＝β_Q10）には、出力吐出電流Ｉ_sourceに比べて出力吸込電流Ｉ_sinkが小さくなる。

出力吸込電流Ｉ_sinkを増やすためには、電流源I１の電流Ｉ₁を増やす必要があるが、消費電流の増大に繋がる。また、それに伴い、出力トランジスタＱ９のアイドリング電流が変動するため、各トランジスタの定数を再設定する必要が出てくる。

本回路の応答速度は、出力トランジスタＱ９，Ｑ１０のベース電流の応答速度に影響される。出力トランジスタＱ１０のベース電流は、トランジスタＱ３のエミッタ電流から生成される。図２において、トランジスタＱ３に発生する遅延時間をτ_Q3とすると、トランジスタＱ１０のベース電流が変化するまでの時間Ｔ_BQ10は、

となる。

一方、トランジスタＱ９のべース電流は、トランジスタＱ３のエミッタ電流が停止した際に、電流源Ｉ１の電流Ｉ₁がトランジスタＱ７，Ｑ８のそれぞれを通して与えられる。このため、トランジスタＱ９のベース電流が変化するまでの時間Ｔ_BQ9は、遅延時間τ_Q3とトランジスタＱ７，Ｑ８に発生する遅延時間τ_Q7，τ_Q8との合算であるため、

（ただし、τ_Q8＞＞τ_Q7の場合は、電流変化開始はτ_Q7によるため。）
となり、トランジスタＱ９の応答速度がトランジスタＱ１０に比べて遅くなる。これにより演算増幅器の応答速度が悪化する。

図３に、特許文献１に記載されている別の従来例の演算増幅器を示す。本回路は図２の演算増幅器におけるトランジスタＱ９，Ｑ１０に定常時に流れるアイドリング電流を変えることなく、トランジスタＱ９のベース端子に、追加した電流源Ｉ２から電流Ｉ₂を供給することにより、トランジスタQ９のベース電流を補給し、出力吸込電流の改善を図ったものである。

この図３の演算増幅器の出力吸込電流Ｉ_sink’は、

となり、電流源Ｉ２の電流Ｉ₂を大きくすることにより、出力吸込電流Ｉ_sink’を大きくすることができる。このときトランジスタＱ７，Ｑ８に流れる電流は変化しないために、アイドリング電流が変化しない。しかし、トランジスタＱ９のコレクタ電流を必要としないときにも電流Ｉ₂は流れ続けるため、無駄な電流となり、消費電流の増大に繋がる。

図３の演算増幅器の応答特性は、出力端子１３から電流が吐き出されているか、吸い込まれているかで異なる。吐き出している場合は、先の式（３），（４）と同様に

となる。

一方、吸い込まれている場合は、出力トランジスタＱ１０のベース電流の変化する時間はトランジスタＱ３にのみ影響を受けるために、先の図２の回路と同様であり、

となる。

出力トランジスタＱ９のベース電流の変化する時間は、トランジスタＱ３による遅延時間τ_Q3とトランジスタＱ５による遅延時間τ_Q5の合算された時間と、トランジスタＱ７，Ｑ８による遅延時間τ_Q7，τ_Q8の合算された時間の双方の影響を受けるため、

（ただし、（τ_Q3＋((τ_Q7＋τ_Q8）／２)＞＞(τ_Q3＋τ_Q5)の場合は、
電流変化開始は(τ_Q3＋τ_Q5)によるため。)
となり、図３の演算増幅器の場合でも、トランジスタＱ９の応答速度はトランジスタＱ１０に比べて遅くなる。

特開２００８−２１９６１７号公報

以上のように、出力フルスイング動作を行う演算増幅器では、出力吸込電流Ｉ_sinkを大きくしようとすると内部の電流源電流を大きくする必要があり、演算増幅器の消費電流が増大する。また、一方の出力トランジスタを駆動する電流が他方の出力トランジスタを駆動する電流に比べて応答速度が遅く、回路の周波数特性が悪化するという問題がある。

本発明の目的は、上記した消費電流の増大防止および回路の周波数特性の向上を図った演算増幅器を提供することである。

上記目的を達成するために、請求項１にかかる発明の演算増幅器は、コレクタが出力端子に共通接続された第２の導電型の第９のトランジスタおよび第１の導電型の第１０のトランジスタと、入力端子に接続されたトランスコンダクタンスアンプと、該トランスコンダクタンスアンプの非反転側出力電流に比例して前記第１０のトランジスタのベース電流を決める前記第１の導電型の第３のトランジスタと、該第３のトランジスタのコレクタ電流に比例して第２の電流源からの電流の吸い込み量を決めることにより前記トランスコンダクタンスアンプの反転側出力電流に比例して前記第９のトランジスタのベース電流を決める前記第２の導電型の第５のトランジスタとを備えた演算増幅器において、前記第２の電流源を、前記トランスコンダクタンスアンプの反転側出力電流に比例してそのコレクタ電流を決める前記第１の導電型の第６のトランジスタに置き換えてなり、該第９のトランジスタの遅延時間を、前記第１０のトランジスタの遅延時間と等しくなるように設定したことを特徴とする。

請求項２にかかる発明の演算増幅器は、入力端子に接続されたトランスコンダクタンスアンプと、該トランスコンダクタンスアンプの反転側出力電流をミラーした電流を出力側トランジスタから出力するよう第１の電源端子にエミッタが接続された第１の導電型の２個のトランジスタからなる第１のカレントミラー回路と、該第１のカレントミラー回路の出力側トランジスタのコレクタと前記トランスコンダクタンスアンプの非反転出力側にベースが接続される前記第１の導電型の第３のトランジスタと、該第３のトランジスタのエミッタと前記第１の電源端子との間に接続される第１の電流源と、前記第３のトランジスタのコレクタ電流をミラーした電流を出力側トランジスタから出力するようエミッタが第２の電源端子に接続される第２の導電型の２個のトランジスタからなる第２のカレントミラー回路と、該第２のカレントミラー回路の出力側トランジスタのコレクタにコレクタが接続されエミッタが前記第１の電源端子に接続されベースが前記第１のカレントミラーの２個のトランジスタのベースに共通接続される前記第１の導電型の第６のトランジスタと、該第６のトランジスタのコレクタにベースが接続されエミッタが前記第２の電源端子に接続されコレクタが出力端子に接続される前記第２の導電型の第９のトランジスタと、前記第３のトランジスタのエミッタにベースが接続されエミッタが前記第１の電源端子に接続されコレクタが前記出力端子に接続される前記第１の導電型の第１０のトランジスタと、を備え、該第９のトランジスタの遅延時間を、前記第１０のトランジスタの遅延時間と等しくなるように設定したことを特徴とする。

請求項３にかかる発明は、請求項１又は２に記載の演算増幅器において、第１の固定電圧でベースバイアスされ、コレクタが前記第１０のトランジスタのベースに接続され、エミッタが前記第９のトランジスタのベースに接続された前記第２の導電型の第７のトランジスタと、第２の固定電圧でベースバイアスされ、コレクタが前記第９のトランジスタのベースに接続され、エミッタが前記第１０のトランジスタのベースに接続された前記第８の導電型の第８のトランジスタと、を備えたことを特徴とする。

本発明によれば、出力フルスイング動作を行う演算増幅器において、出力吸込電流に影響を与える電流源に第６のトランジスタを使用し、その電流がトランスコンダクタンスアンプの反転側出力電流に比例するようにしたので、演算増幅器の消費電流を低減できる。また、一方の出力トランジスタを駆動する電流と他方の出力トランジスタを駆動する電流の応答速度を等しくすることができ、演算増幅器の周波数特性を改善できる。

本発明の１つの実施例の演算増幅器の回路図である。 第１の従来例の演算増幅器の回路図である。 出力吸込電流Ｉ_sinkの特性を改善した別の従来例の演算増幅器の回路図である。 演算増幅器の周波数特性を見るためのシミュレーションを行う回路図である。 図４のシミュレーションのための演算増幅器に適用した従来例の回路例の内部回路である。 図４のシミュレーションのための演算増幅器に適用した本実施例の回路例の内部回路である。 本実施例および従来例の演算増幅器のシミュレーション結果の電圧利得位相対周波数特性図である。 トランスコンダクタンスアンプＡ１を具体化した本発明の具体例の演算増幅器の回路図である。 トランスコンダクタンスアンプＡ１を具体化した本発明の別の具体例の演算増幅器の回路図である。 トランスコンダクタンスアンプＡ１を具体化した本発明の更なる別の具体例の演算増幅器の回路図である。

図１に本発明の実施例の演算増幅器の構成を示す。この演算増幅器は、非反転入力端子１１と反転入力端子１２から差動電圧を入力し差動電流を出力するトランスコンダクタンスアンプＡ１、そのトランスコンダクタンスアンプＡ１の能動負荷として接続され、カレントミラー回路を形成するＰＮＰトランジスタＱ１，Ｑ２、そのトランジスタＱ１，Ｑ２とベースが共通接続のＰＮＰトランジスタＱ６、トランジスタＱ２のコレクタと接続され出力トランジスタＱ１０を駆動するＰＮＰトランジスタＱ３、そのトランジスタＱ３にエミッタ電流を流す電流源Ｉ１、そのトランジスタＱ３のコレクタ電流をミラーするカレントミラー接続のＮＰＮトランジスタＱ４，Ｑ５、トランジスタＱ５のコレクタとトランジスタＱ３のエミッタの間の電位差を調整する役割を持つアイドリング電流補給用のＮＰＮトランジスタＱ７とＰＮＰトランジスタＱ８、それらトランジスタＱ７，Ｑ８にベース電位を与える電圧源Ｖ１，Ｖ２、プッシュプル出力回路を構成するＮＰＮトランジスタＱ９とＰＮＰトランジスタＱ１０、トランジスタＱ９，Ｑ１０の共通コレクタに接続された出力端子１３からなる。図３で説明した従来の演算増幅器とは、電流源Ｉ２がトランジスタＱ１を基準側とするカレントミラーを構成するトランジスタＱ６に置き換わった点が異なる。なお、請求項との関係では、例えば、トランジスタＱ１０は第１０のトランジスタに相当する。他も同様である。

本回路の出力電流について説明する。トランジスタＱ１，Ｑ２，Ｑ６のエミッタ面積Ａ_EQ1，Ａ_EQ2，Ａ_EQ6の比が、

であるとし、平衡状態である場合にトランジスタＱ１，Ｑ２のコレクタに、同一の電流Ｉ_A1が流れているとすると、トランジスタＱ６のコレクタ電流Ｉ_CQ6は、

となる。

ここで、非反転入力端子１１の入力電圧Ｖ_IN+に比べて反転入力端子１２の入力電圧Ｖ_IN-が十分に大きいとき、トランジスタＱ１のコレクタ電流は２Ｉ_A1となり、トランジスタＱ６のコレクタ電流Ｉ_CQ6’は、

となる。

このとき、出力吸込電流Ｉ_sink"は

となる。

式（５）で示した図３の回路と同じ出力吸込電流Ｉ_sink’を得ようとする場合は、

となり、平衡状態での消費電流を、図３の回路に比べてＩ₂／２の電流分だけ低減できる。すなわち、低消費電流化を実現できる。

次に、この演算増幅器において入力端子電圧が変化したときに、トランジスタＱ９，Ｑ１０のベース電流が変化するまでの時間の変化について説明する。トランジスタＱ６に発生する遅延時間をτ_Q6とすると、トランジスタＱ１０のベース電流が変化するまでの時間Ｔ_BQ10”は、先の式（３），（７）と同じであり、

となる。

一方、トランジスタＱ９のベース電流の変化するまでの時間Ｔ_BQ9”は、トランジスタＱ３による遅延時間τ_Q3とトランジスタＱ７，Ｑ８による遅延時間τ_Q7，τ_Q8の合算である時間Ｔ_{BQ9_1}

（ただし、τ_Q8＞＞τ_Q7の場合は電流変化開始はτ_Q7によるため。）
と、トランジスタＱ６による遅延時間τ_Q6とトランジスタＱ５による遅延時間τ_Q5の合算である時間Ｔ_{BQ9_2}

（ただし、（τ_Q3＋τ_Q5）＞＞τ_Q6の場合は、電流変化開始はτ_Q6によるため。）
の合算によってきまる。

よって、出力トランジスタＱ９のベース電流が変化する時間Ｔ_BQ9”は

（ただし、式（８）、（９）よりＴ_{BQ9_1}＞＞Ｔ_{BQ9_2}であると考えられるため。）
となる。

このように、本発明を使わない場合の遅延時間の式（４）および式（６）と比べて、遅延時間が減少する。また、τ_Q3＝τ_Q6であると仮定すると、トランジスタＱ９とＱ１０の応答速度が同一になる。遅延時間は位相の遅れとして周波数特性に影響を及ぼすために、遅延時間の改善により回路の周波数特性が改善する。

遅延時間の減少が回路の周波数特性の改善に寄与する様子を見るために、図４に演算増幅器１０のシミュレーション回路を示す。Ｒ３は１０ｋΩの抵抗、Ｒ４は１０Ωの抵抗、ＯＳＣ１は入力信号源であり、高電位電源電圧Ｖ_CCは２．５Ｖ、低電位電源電圧Ｖ_EEは−２．５Ｖである。

図５は図４の演算増幅器１０として周波数特性のシミュレーション対象とした従来の回路（図２相当）であり、トランスコンダクタンスアンプＡ１を、ＰＮＰトランジスタＱ１５，Ｑ１６、電流源Ｉ３の差動対と、ＮＰＮトランジスタＱ１３，Ｑ１４、抵抗Ｒ１，Ｒ２、電圧源Ｖ３のベース接地回路で構成している。Ｃ１は位相補償用のキャパシタである。

図６は図４の演算増幅器１０として周波数特性のシミュレーション対象とした本実施例の回路（図１相当）であり、図５と同様にトランスコンダクタンスアンプＡ１を構成し、また位相補償用キャパシタＣ１を接続している。

図５および図６において、電流源Ｉ１、Ｉ３の電流は１００μＡ、トランジスタＱ１，Ｑ２，Ｑ３、Ｑ４，Ｑ５のエミッタ面積は同一（ｍ＝１）、トランジスタＱ６のエミッタ電流は５０μＡ（ただし、平衡状態時）、抵抗Ｒ１，Ｒ２は２ｋΩ、電圧源Ｖ１は１．１５Ｖ、電圧源Ｖ２は３．５５Ｖ、電圧源Ｖ３は９７５ｍＶ、位相補償用キャパシタＣ１は１２ｐＦである。図７に電圧利得・位相 対 周波数特性のシミュレーション結果を示す。図７より、従来回路に比べ本発明回路では位相特性の改善が示されており、遅延時間も減少していることが確認できる。

なお、以上説明した本実施例の演算増幅器において、トランスコンダクタンスアンプＡ１は図８、図９、図１０に示すような回路に置き換えても、同様に動作する。図８はトランスコンダクタンスアンプＡ１を、ＮＰＮトランジスタＱ１１，Ｑ１２、電流源Ｉ４の差動対に置き換えたものである。図９はトランスコンダクタンスアンプＡ１を、ＰＮＰトランジスタＱ１５，Ｑ１６、電流源Ｉ３の差動対と、ＮＰＮトランジスタＱ１３，Ｑ１４、抵抗Ｒ１，Ｒ２、電圧源Ｖ３のベース接地回路で置き換えたものである。図１０はトランスコンダクタンスアンプＡ１を、ＰＮＰトランジスタＱ１５，Ｑ１６、電流源Ｉ３の差動対と、ＮＰＮトランジスタＱ１７，Ｑ１８、電流源Ｉ５の差動対出力をＰＮＰトランジスタＱ１９，Ｑ２０のカレントミラー回路およびＰＮＰトランジスタＱ２１，Ｑ２２のカレントミラー回路で折り返し、それぞれをＮＰＮトランジスタＱ１３，Ｑ１４、抵抗Ｒ１，Ｒ２、電圧源Ｖ３のベース接地に入力する回路で置き換えたものもである。

また、上記説明した本実施例の演算増幅器において、ＰＮＰトランジスタをＮＰＮトランジスタに置き換え、ＮＰＮトランジスタをＰＮＰトランジスタに置き換え、電流源Ｉ１，Ｉ３，Ｉ４，Ｉ５の向きを逆にし、高電位電源電圧Ｖ_CCと低電位電源電圧Ｖ_EEを反対にしても良い。

本発明は、所謂出力フルスイング動作を行う演算増幅器において、低消費電流が求められ、且つ応答速度が求めらる場合に好適である。

Ａ１：トランスコンダクタンスアンプ
Ｉ１〜Ｉ５：電流源
Ｑ１〜Ｑ２２：トランジスタ
１０：演算増幅器、１１：非反転入力端子、１２：反転入力端子、１３：出力端子
Ｖ_CC：高電位電源電圧、Ｖ_EE：低電位電源電圧
Ｖ１〜Ｖ３：電圧源

Claims (3)

1. コレクタが出力端子に共通接続された第２の導電型の第９のトランジスタおよび第１の導電型の第１０のトランジスタと、入力端子に接続されたトランスコンダクタンスアンプと、該トランスコンダクタンスアンプの非反転側出力電流に比例して前記第１０のトランジスタのベース電流を決める前記第１の導電型の第３のトランジスタと、該第３のトランジスタのコレクタ電流に比例して第２の電流源からの電流の吸い込み量を決めることにより前記トランスコンダクタンスアンプの反転側出力電流に比例して前記第９のトランジスタのベース電流を決める前記第２の導電型の第５のトランジスタとを備えた演算増幅器において、
   前記第２の電流源を、前記トランスコンダクタンスアンプの反転側出力電流に比例してそのコレクタ電流を決める前記第１の導電型の第６のトランジスタに置き換えてなり、
   該第９のトランジスタの遅延時間を、前記第１０のトランジスタの遅延時間と等しくなるように設定したことを特徴とする演算増幅器。
2. 入力端子に接続されたトランスコンダクタンスアンプと、
   該トランスコンダクタンスアンプの反転側出力電流をミラーした電流を出力側トランジスタから出力するよう第１の電源端子にエミッタが接続された第１の導電型の２個のトランジスタからなる第１のカレントミラー回路と、
   該第１のカレントミラー回路の出力側トランジスタのコレクタと前記トランスコンダクタンスアンプの非反転出力側にベースが接続される前記第１の導電型の第３のトランジスタと、
   該第３のトランジスタのエミッタと前記第１の電源端子との間に接続される第１の電流源と、
   前記第３のトランジスタのコレクタ電流をミラーした電流を出力側トランジスタから出力するようエミッタが第２の電源端子に接続される第２の導電型の２個のトランジスタからなる第２のカレントミラー回路と、
   該第２のカレントミラー回路の出力側トランジスタのコレクタにコレクタが接続されエミッタが前記第１の電源端子に接続されベースが前記第１のカレントミラーの２個のトランジスタのベースに共通接続される前記第１の導電型の第６のトランジスタと、
   該第６のトランジスタのコレクタにベースが接続されエミッタが前記第２の電源端子に接続されコレクタが出力端子に接続される前記第２の導電型の第９のトランジスタと、
   前記第３のトランジスタのエミッタにベースが接続されエミッタが前記第１の電源端子に接続されコレクタが前記出力端子に接続される前記第１の導電型の第１０のトランジスタと、を備え、
   該第９のトランジスタの遅延時間を、前記第１０のトランジスタの遅延時間と等しくなるように設定したことを特徴とする演算増幅器。
   たことを特徴とする演算増幅器。
3. 請求項１又は２に記載の演算増幅器において、第１の固定電圧でベースバイアスされ、コレクタが前記第１０のトランジスタのベースに接続され、エミッタが前記第９のトランジスタのベースに接続された前記第２の導電型の第７のトランジスタと、第２の固定電圧でベースバイアスされ、コレクタが前記第９のトランジスタのベースに接続され、エミッタが前記第１０のトランジスタのベースに接続された前記第８の導電型の第８のトランジスタと、を備えたことを特徴とする。

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