JPH06196945A - 差動増幅回路 - Google Patents
差動増幅回路Info
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- JPH06196945A JPH06196945A JP43A JP34366392A JPH06196945A JP H06196945 A JPH06196945 A JP H06196945A JP 43 A JP43 A JP 43A JP 34366392 A JP34366392 A JP 34366392A JP H06196945 A JPH06196945 A JP H06196945A
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3066—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the collectors of complementary power transistors being connected to the output
- H03F3/3067—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the collectors of complementary power transistors being connected to the output with asymmetrical driving of the end stage
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- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
- H03F3/45484—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with bipolar transistors as the active amplifying circuit
- H03F3/45488—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection in differential amplifiers with bipolar transistors as the active amplifying circuit by using feedback means
- H03F3/45493—Measuring at the loading circuit of the differential amplifier
- H03F3/45511—Controlling the loading circuit of the differential amplifier
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45008—Indexing scheme relating to differential amplifiers the addition of two signals being made by a resistor addition circuit for producing the common mode signal
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45418—Indexing scheme relating to differential amplifiers the CMCL comprising a resistor addition circuit
-
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
- H03F2203/45—Indexing scheme relating to differential amplifiers
- H03F2203/45528—Indexing scheme relating to differential amplifiers the FBC comprising one or more passive resistors and being coupled between the LC and the IC
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- Power Engineering (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】 低電源電圧の供給下に於いても動作が可能、
且つ高利得の差動増幅器を提供する。 【構成】 エミッタが共通に接続された同一極性の一対
のトランジスタＱ１，Ｑ２からなる入力差動対と、これ
らの共通エミッタと接地との間に配設された電流源回路
ＩＢｉａｓと、上記トランジスタＱ１のコレクタと電源
ＶＣＣを接続する電流源回路Ｉ１と、上記トランジスタ
Ｑ２のコレクタと電源ＶＣＣを接続し、電流源回路Ｉ１
と同値の電流源回路Ｉ２と、コレクタがそれぞれトラン
ジスタＱ１，Ｑ２のコレクタに接続され、エミッタがそ
れぞれ接地されたトランジスタＱ５，Ｑ６と、これらの
トランジスタのベ−スの共通接続点と夫々のコレクタ間
に負荷抵抗Ｒ１，Ｒ２を配設して成る能動負荷回路であ
ることを特徴とする。
且つ高利得の差動増幅器を提供する。 【構成】 エミッタが共通に接続された同一極性の一対
のトランジスタＱ１，Ｑ２からなる入力差動対と、これ
らの共通エミッタと接地との間に配設された電流源回路
ＩＢｉａｓと、上記トランジスタＱ１のコレクタと電源
ＶＣＣを接続する電流源回路Ｉ１と、上記トランジスタ
Ｑ２のコレクタと電源ＶＣＣを接続し、電流源回路Ｉ１
と同値の電流源回路Ｉ２と、コレクタがそれぞれトラン
ジスタＱ１，Ｑ２のコレクタに接続され、エミッタがそ
れぞれ接地されたトランジスタＱ５，Ｑ６と、これらの
トランジスタのベ−スの共通接続点と夫々のコレクタ間
に負荷抵抗Ｒ１，Ｒ２を配設して成る能動負荷回路であ
ることを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、低電圧電源回路からの
電源供給下に於いても低電圧動作が可能、且つ高利得増
幅の可能な差動増幅器に関する。
電源供給下に於いても低電圧動作が可能、且つ高利得増
幅の可能な差動増幅器に関する。
【０００２】
【従来の技術】高利得差動増幅動作を行う差動増幅器と
して、従来第５図に示すような差動増幅器が用いられて
いる。
して、従来第５図に示すような差動増幅器が用いられて
いる。
【０００３】即ち、入力差動対ＮＰＮトランジスタＱ
１，Ｑ２のコレクターと電源Ｖccとの間にＰＮＰトラン
ジスタＱ３，Ｑ４が配設され、ＰＮＰトランジスタＱ
３，Ｑ４の夫々のコレクタは対応するＮＰＮトランジス
タＱ１，Ｑ２のコレクタに接続され、ＰＮＰトランジス
タＱ３，Ｑ４のエミッタは電源Ｖｃｃに接続されてい
る。ＮＰＮトランジスタＱ１のコレクタとＰＮＰトラン
ジスタＱ３のコレクタとの接続点とＰＮＰトランジスタ
Ｑ３，Ｑ４のベ−ス間には負荷抵抗Ｒ１が接続されてい
る。ＮＰＮトランジスタＱ２のコレクタとＰＮＰトラン
ジスタＱ４のコレクタとの接続点とＰＮＰトランジスタ
Ｑ３，Ｑ４のベ−ス間には負荷抵抗Ｒ２が接続されてい
る。
１，Ｑ２のコレクターと電源Ｖccとの間にＰＮＰトラン
ジスタＱ３，Ｑ４が配設され、ＰＮＰトランジスタＱ
３，Ｑ４の夫々のコレクタは対応するＮＰＮトランジス
タＱ１，Ｑ２のコレクタに接続され、ＰＮＰトランジス
タＱ３，Ｑ４のエミッタは電源Ｖｃｃに接続されてい
る。ＮＰＮトランジスタＱ１のコレクタとＰＮＰトラン
ジスタＱ３のコレクタとの接続点とＰＮＰトランジスタ
Ｑ３，Ｑ４のベ−ス間には負荷抵抗Ｒ１が接続されてい
る。ＮＰＮトランジスタＱ２のコレクタとＰＮＰトラン
ジスタＱ４のコレクタとの接続点とＰＮＰトランジスタ
Ｑ３，Ｑ４のベ−ス間には負荷抵抗Ｒ２が接続されてい
る。
【０００４】尚、差動対トランジスタＱ１，Ｑ２のベ−
スは、基準電源電圧ＶREF に夫々共通接続され、差動対
トランジスタＱ１，Ｑ２のエミッタはバイアス電流源Ｉ
BIASに接続されている。
スは、基準電源電圧ＶREF に夫々共通接続され、差動対
トランジスタＱ１，Ｑ２のエミッタはバイアス電流源Ｉ
BIASに接続されている。
【０００５】第１図に於ける従来の差動増幅器において
は、無信号時に負荷抵抗に流れる電流がＰＮＰトランジ
スタＱ３，Ｑ４のベース電流分となるため、比較的高抵
抗を負荷抵抗に用いて高利得としても、ここでの直流的
な電圧降下を小さく抑えることができる。従って、第１
図に示した差動増幅器は、従来低電圧動作用の高利得増
幅器として利用される。
は、無信号時に負荷抵抗に流れる電流がＰＮＰトランジ
スタＱ３，Ｑ４のベース電流分となるため、比較的高抵
抗を負荷抵抗に用いて高利得としても、ここでの直流的
な電圧降下を小さく抑えることができる。従って、第１
図に示した差動増幅器は、従来低電圧動作用の高利得増
幅器として利用される。
【０００６】
【発明が解決しようとする課題】第５図に示した従来の
差動増幅器が電源電圧としてＶｃｃ＝０．９Ｖ程度での
使用を考える。入力差動対ＮＰＮトランジスタＱ１，Ｑ
２の各コレクター電位は、電源電圧Ｖｃｃから能動負荷
を形成するＰＮＰトランジスタＱ３，Ｑ４のベース・エ
ミッター間電圧ＶBE０．７Ｖ降下したものとなるため電
源電圧Ｖｃｃを０．９Ｖとして入力差動対の各コレクタ
ー・エミッター間電圧をトランジスタの飽和電圧Ｖsat
０．１５Ｖを確保しようとすると入力差動対ＮＰＮトラ
ンジスタＱ１，Ｑ２の共通エミッタと対接地電圧（共通
最低電位）間の電圧を５０ｍＶとする必要がある。従っ
て、飽和電圧Ｖsat を有するトランジスタの使用が不可
能となるため、抵抗による電流バイアス方式に限定され
ることとなる。このことは、入力バイアス電圧による入
力差動対のバイアス電流変化及び入力信号電圧に対して
の電流変換利得の低下を招き、差動増幅器としての特性
が劣化する欠点がある。 第５図に示した差動増幅器
では、能動負荷を形成するＰＮＰトランジスタのＶBE電
圧にて電源電圧より降下した電位で入力差動対ＮＰＮト
ランジスタの各コレクター出力での減電圧動作余裕を無
くしている。この発明の目的は、差動出力を有する高利
得増幅器として低電圧（Ｖｃｃ＝０．９Ｖ程度）に於い
ても良好な特性の差動増幅器を提供することにある。
差動増幅器が電源電圧としてＶｃｃ＝０．９Ｖ程度での
使用を考える。入力差動対ＮＰＮトランジスタＱ１，Ｑ
２の各コレクター電位は、電源電圧Ｖｃｃから能動負荷
を形成するＰＮＰトランジスタＱ３，Ｑ４のベース・エ
ミッター間電圧ＶBE０．７Ｖ降下したものとなるため電
源電圧Ｖｃｃを０．９Ｖとして入力差動対の各コレクタ
ー・エミッター間電圧をトランジスタの飽和電圧Ｖsat
０．１５Ｖを確保しようとすると入力差動対ＮＰＮトラ
ンジスタＱ１，Ｑ２の共通エミッタと対接地電圧（共通
最低電位）間の電圧を５０ｍＶとする必要がある。従っ
て、飽和電圧Ｖsat を有するトランジスタの使用が不可
能となるため、抵抗による電流バイアス方式に限定され
ることとなる。このことは、入力バイアス電圧による入
力差動対のバイアス電流変化及び入力信号電圧に対して
の電流変換利得の低下を招き、差動増幅器としての特性
が劣化する欠点がある。 第５図に示した差動増幅器
では、能動負荷を形成するＰＮＰトランジスタのＶBE電
圧にて電源電圧より降下した電位で入力差動対ＮＰＮト
ランジスタの各コレクター出力での減電圧動作余裕を無
くしている。この発明の目的は、差動出力を有する高利
得増幅器として低電圧（Ｖｃｃ＝０．９Ｖ程度）に於い
ても良好な特性の差動増幅器を提供することにある。
【０００７】
【課題を解決するための手段】この発明による差動増幅
器は、エミッタが共通に接続された同一極性の一対の第
１、第２のトランジスタからなる入力差動対と；上記入
力差動対の共通エミッタと第１の電源電位との間に配設
された第１の電流源回路と；上記第１のトランジスタの
コレクタと第２の電源電位との間に配設された第２の電
流源回路と；上記第２のトランジスタのコレクタと第２
の電源電位との間に配設され、上記第２の電流源回路と
同値の３の電流源回路と；
器は、エミッタが共通に接続された同一極性の一対の第
１、第２のトランジスタからなる入力差動対と；上記入
力差動対の共通エミッタと第１の電源電位との間に配設
された第１の電流源回路と；上記第１のトランジスタの
コレクタと第２の電源電位との間に配設された第２の電
流源回路と；上記第２のトランジスタのコレクタと第２
の電源電位との間に配設され、上記第２の電流源回路と
同値の３の電流源回路と；
【０００８】コレクタが上記第１のトランジスタのコレ
クタに接続され，エミッタが上記第１の電源電位に接続
された第３のトランジスタ，コレクタが上記第２のトラ
ンジスタのコレクタに接続され，エミッタが上記第１の
電源電位に接続され上記第３のトランジスタと同一極性
の第４のトランジスタ，上記第３，４のトランジスタの
ベ−スの共通接続点と上記第３，４のトランジスタの夫
々のコレクタ間に第１，２の負荷抵抗を配設して成る能
動負荷回路とを備える。
クタに接続され，エミッタが上記第１の電源電位に接続
された第３のトランジスタ，コレクタが上記第２のトラ
ンジスタのコレクタに接続され，エミッタが上記第１の
電源電位に接続され上記第３のトランジスタと同一極性
の第４のトランジスタ，上記第３，４のトランジスタの
ベ−スの共通接続点と上記第３，４のトランジスタの夫
々のコレクタ間に第１，２の負荷抵抗を配設して成る能
動負荷回路とを備える。
【０００９】
【作用】以上の如く差動増幅器に於いては、第２の電源
電位に対して入力差動対と能動負荷回路とが並列に配設
されているので、入力差動対を構成する第１，第２のト
ランジスタのコレクタ電位は、第３，第４のトランジス
タＱ３，Ｑ４のベ−ス・エミッタ間電圧の順方向バイア
ス電圧ＶBEである０．７Ｖだけ上昇した電圧に固定され
る。
電位に対して入力差動対と能動負荷回路とが並列に配設
されているので、入力差動対を構成する第１，第２のト
ランジスタのコレクタ電位は、第３，第４のトランジス
タＱ３，Ｑ４のベ−ス・エミッタ間電圧の順方向バイア
ス電圧ＶBEである０．７Ｖだけ上昇した電圧に固定され
る。
【００１０】従って、入力差動対を構成する第１，第２
のトランジスタＱ１，Ｑ２のコレクタ・エミッタ間飽和
電圧ＶCEを０・１５Ｖと固定した場合、第１の電流源回
路による電圧降下は、０・５５Ｖまで可能となり、低電
源電位を用いた場合にも良好な高利得特性発揮する差動
増幅を行う差動増幅器が提供可能となる。
のトランジスタＱ１，Ｑ２のコレクタ・エミッタ間飽和
電圧ＶCEを０・１５Ｖと固定した場合、第１の電流源回
路による電圧降下は、０・５５Ｖまで可能となり、低電
源電位を用いた場合にも良好な高利得特性発揮する差動
増幅を行う差動増幅器が提供可能となる。
【００１１】
【実施例】本発明による差動増幅器を図面に基づき説明
する。
する。
【００１２】第１図は、本発明による差動増幅器の第１
の実施例の回路構成を示す図である。第１図に於いて、
Ｑ１，Ｑ２は、入力差動対１を構成するＮＰＮトランジ
スタで、此等の共通エミッタと接地間には抵抗，トラン
ジスタ等からなる電流源回路Ｉbiasが配設されている。
ＮＰＮトランジスタＱ１，Ｑ２の夫々のコレクタは、ト
ランジスタ，抵抗等からなる定電流源回路Ｉ1 ，Ｉ2 を
介して電源回路Ｖccに接続されている。
の実施例の回路構成を示す図である。第１図に於いて、
Ｑ１，Ｑ２は、入力差動対１を構成するＮＰＮトランジ
スタで、此等の共通エミッタと接地間には抵抗，トラン
ジスタ等からなる電流源回路Ｉbiasが配設されている。
ＮＰＮトランジスタＱ１，Ｑ２の夫々のコレクタは、ト
ランジスタ，抵抗等からなる定電流源回路Ｉ1 ，Ｉ2 を
介して電源回路Ｖccに接続されている。
【００１３】電源電位Ｖccに入力差動対に並列に能動負
荷回路２が配設されている。能動負荷回路２は、互いに
ベ−スが接続され、エミッタが接地され、コレクタが入
力差動対のトランジスタＱ１と定電流源回路Ｉ1 との接
続点に接続されたトランジスタＱ５と、ベ−スがトラン
ジスタＱ５のベ−スに接続され、エミッタが接地され、
コレクタが入力差動対のトランジスタＱ２と定電流源回
路Ｉ2 との接続点に接続されたトランジスタＱ６と、ト
ランジスタＱ５のコレクタとベ−スとの間に配設された
抵抗Ｒ１と、トランジスタＱ６のコレクタとベ−スとの
間に配設された抵抗Ｒ２とより構成される。尚、Ｖref
は、入力差動対１を直流的にバイアスする直流バイアス
電圧電源である。
荷回路２が配設されている。能動負荷回路２は、互いに
ベ−スが接続され、エミッタが接地され、コレクタが入
力差動対のトランジスタＱ１と定電流源回路Ｉ1 との接
続点に接続されたトランジスタＱ５と、ベ−スがトラン
ジスタＱ５のベ−スに接続され、エミッタが接地され、
コレクタが入力差動対のトランジスタＱ２と定電流源回
路Ｉ2 との接続点に接続されたトランジスタＱ６と、ト
ランジスタＱ５のコレクタとベ−スとの間に配設された
抵抗Ｒ１と、トランジスタＱ６のコレクタとベ−スとの
間に配設された抵抗Ｒ２とより構成される。尚、Ｖref
は、入力差動対１を直流的にバイアスする直流バイアス
電圧電源である。
【００１４】第１図に示した本発明による差動増幅器に
於いては、差動増幅対１が電源回路Ｖccから定電流源回
路Ｉ1 ，Ｉ2 を介して電源供給されて直流バイアス電圧
電源ＶREF からの入力に応じて差動増幅動作を行う。
於いては、差動増幅対１が電源回路Ｖccから定電流源回
路Ｉ1 ，Ｉ2 を介して電源供給されて直流バイアス電圧
電源ＶREF からの入力に応じて差動増幅動作を行う。
【００１５】能動負荷回路１が差動増幅回路２と定電流
源回路Ｉ1 ，Ｉ2 との接続点間と接地間に配設されてい
るで、ＮＰＮトランジスタＱ５，Ｑ６のベ−ス・エミッ
タ間電圧ＶBEである０．７Ｖに差動増幅対のトランジス
タＱ１，Ｑ２のコレクタ電圧は固定される。
源回路Ｉ1 ，Ｉ2 との接続点間と接地間に配設されてい
るで、ＮＰＮトランジスタＱ５，Ｑ６のベ−ス・エミッ
タ間電圧ＶBEである０．７Ｖに差動増幅対のトランジス
タＱ１，Ｑ２のコレクタ電圧は固定される。
【００１６】従って、入力差動対を構成する第１，第２
のトランジスタＱ１，Ｑ２のコレクタ・エミッタ間飽和
電圧ＶCEを０．１５Ｖと固定した場合、第１の電流源回
路Ｉbiasによる電圧降下は、０．５５Ｖまで即ち０．９
Ｖまでの電源回路Ｖccに対して動作可能となり、低電源
電位を用いた場合にも良好な高利得特性を発揮する差動
増幅動作を行う差動増幅器が提供可能となる。
のトランジスタＱ１，Ｑ２のコレクタ・エミッタ間飽和
電圧ＶCEを０．１５Ｖと固定した場合、第１の電流源回
路Ｉbiasによる電圧降下は、０．５５Ｖまで即ち０．９
Ｖまでの電源回路Ｖccに対して動作可能となり、低電源
電位を用いた場合にも良好な高利得特性を発揮する差動
増幅動作を行う差動増幅器が提供可能となる。
【００１７】第２図は、第１図に示した本発明による差
動増幅器の応用例で、第１図に示した差動増幅器にＮＰ
ＮトランジスタＱ５，Ｑ６からなるエミッタ接地電流増
幅段とトランジスタＱ７，Ｑ８からなる折り返しカレン
トミラ−回路を追加して負帰還構成した例を示す。
動増幅器の応用例で、第１図に示した差動増幅器にＮＰ
ＮトランジスタＱ５，Ｑ６からなるエミッタ接地電流増
幅段とトランジスタＱ７，Ｑ８からなる折り返しカレン
トミラ−回路を追加して負帰還構成した例を示す。
【００１８】第２図の如く構成される差動増幅器に於い
ては、差動増幅対の差動出力からエミッタ接地電流増幅
段を構成するトランジスタＱ７，Ｑ８を動作させるＢ級
動作的な電流増幅が行われるため、差動増幅対からのエ
ミッタ接地電流増幅器を構成するトランジスタＱ７，Ｑ
８に対するバイアス電流を絞った場合でも負荷駆動能力
が高く、また、能動負荷回路２を構成するトランジスタ
Ｑ５，Ｑ６とエミッタ接地電流増幅段を構成するトラン
ジスタＱ７，Ｑ８とが無信号時にカレントミラ−動作を
行うため、抵抗Ｒ１，Ｒ２の値のバラツキ及び直流電流
利得バラツキに対して出力電流バラツキを小さくするこ
とが可能となる。
ては、差動増幅対の差動出力からエミッタ接地電流増幅
段を構成するトランジスタＱ７，Ｑ８を動作させるＢ級
動作的な電流増幅が行われるため、差動増幅対からのエ
ミッタ接地電流増幅器を構成するトランジスタＱ７，Ｑ
８に対するバイアス電流を絞った場合でも負荷駆動能力
が高く、また、能動負荷回路２を構成するトランジスタ
Ｑ５，Ｑ６とエミッタ接地電流増幅段を構成するトラン
ジスタＱ７，Ｑ８とが無信号時にカレントミラ−動作を
行うため、抵抗Ｒ１，Ｒ２の値のバラツキ及び直流電流
利得バラツキに対して出力電流バラツキを小さくするこ
とが可能となる。
【００１９】第３図は、本発明による差動増幅器の第２
の実施例の回路構成を示す図である。第３図に於いて、
Ｑ１，Ｑ２は、入力差動対１を構成するＮＰＮトランジ
スタで、此等の共通エミッタと接地間には抵抗，トラン
ジスタ等からなる電流源回路Ｉbiasが配設されている。
ＮＰＮトランジスタＱ１，Ｑ２の夫々のコレクタは、能
動負荷回路２を構成するＰＮＰトランジスタＱ３，Ｑ４
を介して電源回路Ｖccに接続されている。
の実施例の回路構成を示す図である。第３図に於いて、
Ｑ１，Ｑ２は、入力差動対１を構成するＮＰＮトランジ
スタで、此等の共通エミッタと接地間には抵抗，トラン
ジスタ等からなる電流源回路Ｉbiasが配設されている。
ＮＰＮトランジスタＱ１，Ｑ２の夫々のコレクタは、能
動負荷回路２を構成するＰＮＰトランジスタＱ３，Ｑ４
を介して電源回路Ｖccに接続されている。
【００２０】トランジスタＱ１のコレクタとトランジス
タＱ３のコレクタとの接続点にはＰＮＰトランジスタＱ
３のエミッタが接続され、トランジスタＱ３のコレクタ
は定電流源回路Ｉ1 を介して接地されている。トランジ
スタＱ２のコレクタとトランジスタＱ４のコレクタとの
接続点にはＰＮＰトランジスタＱ６のエミッタが接続さ
れ、トランジスタＱ６のコレクタは定電流源回路Ｉ2 を
介して接地されている。トランジスタＱ３とトランジス
タＱ６のベ−スは、電源回路Ｖccの電源電圧からトラン
ジスタＱ３のベ−ス・エミッタ間電圧ＶBEとトランジス
タＱ５のコレクタ・エミッタ間飽和電圧ＶCEとの和だけ
低い電圧を与える電源回路Ｖbiasに接地されている。
タＱ３のコレクタとの接続点にはＰＮＰトランジスタＱ
３のエミッタが接続され、トランジスタＱ３のコレクタ
は定電流源回路Ｉ1 を介して接地されている。トランジ
スタＱ２のコレクタとトランジスタＱ４のコレクタとの
接続点にはＰＮＰトランジスタＱ６のエミッタが接続さ
れ、トランジスタＱ６のコレクタは定電流源回路Ｉ2 を
介して接地されている。トランジスタＱ３とトランジス
タＱ６のベ−スは、電源回路Ｖccの電源電圧からトラン
ジスタＱ３のベ−ス・エミッタ間電圧ＶBEとトランジス
タＱ５のコレクタ・エミッタ間飽和電圧ＶCEとの和だけ
低い電圧を与える電源回路Ｖbiasに接地されている。
【００２１】トランジスタＱ５のコレクタとトランジス
タＱ３，トランジスタＱ４のベ−スとの間には能動負荷
回路２を構成する抵抗Ｒ１が配設され、トランジスタＱ
６のコレクタとトランジスタＱ３，トランジスタＱ４の
ベ−スとの間には能動負荷回路２を構成する抵抗Ｒ２が
配設されている。尚、Ｖref は、入力差動対１を直流的
にバイアスする直流バイアス電圧電源である。
タＱ３，トランジスタＱ４のベ−スとの間には能動負荷
回路２を構成する抵抗Ｒ１が配設され、トランジスタＱ
６のコレクタとトランジスタＱ３，トランジスタＱ４の
ベ−スとの間には能動負荷回路２を構成する抵抗Ｒ２が
配設されている。尚、Ｖref は、入力差動対１を直流的
にバイアスする直流バイアス電圧電源である。
【００２２】第３図に示した本発明による差動増幅器に
於いては、差動増幅対１が電源回路Ｖccからトランジス
タＱ３，Ｑ４を介して電源供給されて直流バイアス電圧
電源Ｖref からの入力に応じて差動増幅動作を行う。
於いては、差動増幅対１が電源回路Ｖccからトランジス
タＱ３，Ｑ４を介して電源供給されて直流バイアス電圧
電源Ｖref からの入力に応じて差動増幅動作を行う。
【００２３】能動負荷回路２を構成するトランジスタＱ
３のコレクタと入力差動対１を構成するトランジスタＱ
１との接続点にはトランジスタＱ５のエミッタが接続さ
れ、能動負荷回路２を構成するトランジスタＱ４のコレ
クタと入力差動対１を構成するトランジスタＱ２との接
続点にはトランジスタＱ６のエミッタが接続されてお
り、トランジスタＱ５，Ｑ６のベ−スは、電源回路Ｖcc
の電源電圧からトランジスタＱ３のベ−ス・エミッタ間
電圧ＶBEとトランジスタＱ５のコレクタ・エミッタ間飽
和電圧ＶCESAT との和だけ低い電圧を与える電源回路Ｖ
biasに接地されているので、トランジスタＱ１のコレク
タとトランジスタＱ３のコレクタとの接続点と、トラン
ジスタＱ２のコレクタとトランジスタＱ４のコレクタと
の接続点に於ける電位は、電源回路Ｖccよりトランジス
タＱ３とトランジスタＱ４のコレクタ・エミッタ間飽和
電圧ＶCESAT ０．１５Ｖだけ低い電圧に固定される。
３のコレクタと入力差動対１を構成するトランジスタＱ
１との接続点にはトランジスタＱ５のエミッタが接続さ
れ、能動負荷回路２を構成するトランジスタＱ４のコレ
クタと入力差動対１を構成するトランジスタＱ２との接
続点にはトランジスタＱ６のエミッタが接続されてお
り、トランジスタＱ５，Ｑ６のベ−スは、電源回路Ｖcc
の電源電圧からトランジスタＱ３のベ−ス・エミッタ間
電圧ＶBEとトランジスタＱ５のコレクタ・エミッタ間飽
和電圧ＶCESAT との和だけ低い電圧を与える電源回路Ｖ
biasに接地されているので、トランジスタＱ１のコレク
タとトランジスタＱ３のコレクタとの接続点と、トラン
ジスタＱ２のコレクタとトランジスタＱ４のコレクタと
の接続点に於ける電位は、電源回路Ｖccよりトランジス
タＱ３とトランジスタＱ４のコレクタ・エミッタ間飽和
電圧ＶCESAT ０．１５Ｖだけ低い電圧に固定される。
【００２４】従って、入力差動対１を構成する第１，第
２のトランジスタＱ１，Ｑ２のコレクタ・エミッタ間飽
和電圧ＶCEを０．１５Ｖと固定した場合、第１の電流源
回路Ｉbiasによる電圧降下は、０．５５Ｖまで即ち０．
９Ｖまでの電源回路Ｖccに対して動作可能となり、低電
源電位を用いた場合にも良好な高利得特性を発揮する差
動増幅を行う差動増幅器が提供可能となる。
２のトランジスタＱ１，Ｑ２のコレクタ・エミッタ間飽
和電圧ＶCEを０．１５Ｖと固定した場合、第１の電流源
回路Ｉbiasによる電圧降下は、０．５５Ｖまで即ち０．
９Ｖまでの電源回路Ｖccに対して動作可能となり、低電
源電位を用いた場合にも良好な高利得特性を発揮する差
動増幅を行う差動増幅器が提供可能となる。
【００２５】第４図は、第３図に示した本発明による差
動増幅器の応用例で、第３図に示した差動増幅器にＰＮ
ＰトランジスタＱ８，Ｑ９からなるエミッタ接地電流増
幅段とトランジスタＱ１０，Ｑ１１からなる折り返しカ
レントミラ−回路を追加して負帰還構成した例を示す。
動増幅器の応用例で、第３図に示した差動増幅器にＰＮ
ＰトランジスタＱ８，Ｑ９からなるエミッタ接地電流増
幅段とトランジスタＱ１０，Ｑ１１からなる折り返しカ
レントミラ−回路を追加して負帰還構成した例を示す。
【００２６】又、第３図に示した電源回路Ｖbiasを抵抗
Ｒ３とベ−ス・コレクタ間がダイオ−ド接続されたトラ
ンジスタＱ１３と定電流源回路Ｉ３との直列回路で構成
している。
Ｒ３とベ−ス・コレクタ間がダイオ−ド接続されたトラ
ンジスタＱ１３と定電流源回路Ｉ３との直列回路で構成
している。
【００２７】第４図の如く構成される差動増幅器に於い
ては、差動増幅対の差動出力１からエミッタ接地電流増
幅段を構成するトランジスタＱ８，Ｑ９を動作させるＢ
級動作的な電流増幅が行われるため、差動増幅対からの
エミッタ接地電流増幅器を構成するトランジスタＱ５，
Ｑ６に対するバイアス電流を絞った場合でも負荷駆動能
力が高く、また、能動負荷回路２を構成するトランジス
タＱ３，Ｑ４とエミッタ接地電流増幅段を構成するトラ
ンジスタＱ８，Ｑ９とが無信号時にカレントミラ−動作
を行うため、抵抗Ｒ１，Ｒ２の値のバラツキ及び直流電
流利得バラツキに対して出力電流バラツキを小さくする
ことが可能となる。
ては、差動増幅対の差動出力１からエミッタ接地電流増
幅段を構成するトランジスタＱ８，Ｑ９を動作させるＢ
級動作的な電流増幅が行われるため、差動増幅対からの
エミッタ接地電流増幅器を構成するトランジスタＱ５，
Ｑ６に対するバイアス電流を絞った場合でも負荷駆動能
力が高く、また、能動負荷回路２を構成するトランジス
タＱ３，Ｑ４とエミッタ接地電流増幅段を構成するトラ
ンジスタＱ８，Ｑ９とが無信号時にカレントミラ−動作
を行うため、抵抗Ｒ１，Ｒ２の値のバラツキ及び直流電
流利得バラツキに対して出力電流バラツキを小さくする
ことが可能となる。
【００２８】
【発明の効果】本発明による差動増幅器においては、低
い電圧源を用いた場合にも高利得の増幅動作が営まれ
る。
い電圧源を用いた場合にも高利得の増幅動作が営まれ
る。
【図１】本発明の第１の実施例を示す回路図。
【図２】第１図に示した第１の実施例の応用例を示す回
路図。
路図。
【図３】本発明の第２の実施例を示す回路図。
【図４】第３図に示した第２の実施例の応用例を示す回
路図。
路図。
【図５】従来の差動増幅器の回路図。
１…入力差動対、２…能動負荷回路。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成５年６月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 差動増幅回路
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、低電圧電源回路からの
電源供給下に於いても低電圧動作が可能、且つ高利得増
幅の可能な差動増幅器に関する。
電源供給下に於いても低電圧動作が可能、且つ高利得増
幅の可能な差動増幅器に関する。
【０００２】
【従来技術】高利得差動増幅動作を行う差動増幅器とし
て、従来第５図に示すような差動増幅器が用いられてい
る。
て、従来第５図に示すような差動増幅器が用いられてい
る。
【０００３】即ち、入力差動対ＮＰＮトランジスタＱ
１，Ｑ２のコレクターと電源Ｖccとの間にＰＮＰトラン
ジスタＱ３，Ｑ４が配設され、ＰＮＰトランジスタＱ
３，Ｑ４の夫々のコレクタは対応するＮＰＮトランジス
タＱ１，Ｑ２のコレクタに接続され、ＰＮＰトランジス
タＱ３，Ｑ４のエミッタは電源Ｖｃｃに接続されてい
る。ＮＰＮトランジスタＱ１のコレクタとＰＮＰトラン
ジスタＱ３のコレクタとの接続点とＰＮＰトランジスタ
Ｑ３，Ｑ４のベ−ス間には負荷抵抗Ｒ１が接続されてい
る。ＮＰＮトランジスタＱ２のコレクタとＰＮＰトラン
ジスタＱ４のコレクタとの接続点とＰＮＰトランジスタ
Ｑ３，Ｑ４のベ−ス間には負荷抵抗Ｒ２が接続されてい
る。
１，Ｑ２のコレクターと電源Ｖccとの間にＰＮＰトラン
ジスタＱ３，Ｑ４が配設され、ＰＮＰトランジスタＱ
３，Ｑ４の夫々のコレクタは対応するＮＰＮトランジス
タＱ１，Ｑ２のコレクタに接続され、ＰＮＰトランジス
タＱ３，Ｑ４のエミッタは電源Ｖｃｃに接続されてい
る。ＮＰＮトランジスタＱ１のコレクタとＰＮＰトラン
ジスタＱ３のコレクタとの接続点とＰＮＰトランジスタ
Ｑ３，Ｑ４のベ−ス間には負荷抵抗Ｒ１が接続されてい
る。ＮＰＮトランジスタＱ２のコレクタとＰＮＰトラン
ジスタＱ４のコレクタとの接続点とＰＮＰトランジスタ
Ｑ３，Ｑ４のベ−ス間には負荷抵抗Ｒ２が接続されてい
る。
【０００４】尚、差動対トランジスタＱ１，Ｑ２のベ−
スは、基準電源電圧Ｖref に夫々共通接続され、差動対
トランジスタＱ１，Ｑ２のエミッタはバイアス電流源Ｉ
biasに接続されている。
スは、基準電源電圧Ｖref に夫々共通接続され、差動対
トランジスタＱ１，Ｑ２のエミッタはバイアス電流源Ｉ
biasに接続されている。
【０００５】第５図に於ける従来の差動増幅器において
は、無信号時に負荷抵抗に流れる電流がＰＮＰトランジ
スタＱ３，Ｑ４のベース電流分となるため、比較的高抵
抗を負荷抵抗に用いて高利得としても、ここでの直流的
な電圧降下を小さく抑えることができる。従って、第５
図に示した差動増幅器は、従来低電圧動作用の高利得増
幅器として利用される。
は、無信号時に負荷抵抗に流れる電流がＰＮＰトランジ
スタＱ３，Ｑ４のベース電流分となるため、比較的高抵
抗を負荷抵抗に用いて高利得としても、ここでの直流的
な電圧降下を小さく抑えることができる。従って、第５
図に示した差動増幅器は、従来低電圧動作用の高利得増
幅器として利用される。
【０００６】
【発明が解決しようとする課題】第５図に示した従来の
差動増幅器が電源電圧としてＶｃｃ＝０．９Ｖ程度での
使用を考える。入力差動対ＮＰＮトランジスタＱ１，Ｑ
２の各コレクター電位は、電源電圧Ｖｃｃから能動負荷
を形成するＰＮＰトランジスタＱ３，Ｑ４のベース・エ
ミッター間電圧ＶBE０．７Ｖ降下したものとなるため電
源電圧Ｖｃｃを０．９Ｖとして入力差動対の各コレクタ
ー・エミッター間電圧をトランジスタの飽和電圧Ｖsat
０．１５Ｖを確保しようとすると入力差動対ＮＰＮトラ
ンジスタＱ１，Ｑ２の共通エミッタと対接地電圧（共通
最低電位）間の電圧を５０ｍＶとする必要がある。従っ
て、飽和電圧Ｖsat を有するトランジスタの使用が不可
能となるため、抵抗による電流バイアス方式に限定され
ることとなる。このことは、入力バイアス電圧による入
力差動対のバイアス電流変化及び入力信号電圧に対して
の電流変換利得の低下を招き、差動増幅器としての特性
が劣化する欠点がある。 第５図に示した差動増幅器
では、能動負荷を形成するＰＮＰトランジスタのＶBE電
圧にて電源電圧より降下した電位で入力差動対ＮＰＮト
ランジスタの各コレクター出力での減電圧動作余裕を無
くしている。この発明の目的は、差動出力を有する高利
得増幅器として低電圧（Ｖｃｃ＝０．９Ｖ程度）に於い
ても良好な特性の差動増幅器を提供することにある。
差動増幅器が電源電圧としてＶｃｃ＝０．９Ｖ程度での
使用を考える。入力差動対ＮＰＮトランジスタＱ１，Ｑ
２の各コレクター電位は、電源電圧Ｖｃｃから能動負荷
を形成するＰＮＰトランジスタＱ３，Ｑ４のベース・エ
ミッター間電圧ＶBE０．７Ｖ降下したものとなるため電
源電圧Ｖｃｃを０．９Ｖとして入力差動対の各コレクタ
ー・エミッター間電圧をトランジスタの飽和電圧Ｖsat
０．１５Ｖを確保しようとすると入力差動対ＮＰＮトラ
ンジスタＱ１，Ｑ２の共通エミッタと対接地電圧（共通
最低電位）間の電圧を５０ｍＶとする必要がある。従っ
て、飽和電圧Ｖsat を有するトランジスタの使用が不可
能となるため、抵抗による電流バイアス方式に限定され
ることとなる。このことは、入力バイアス電圧による入
力差動対のバイアス電流変化及び入力信号電圧に対して
の電流変換利得の低下を招き、差動増幅器としての特性
が劣化する欠点がある。 第５図に示した差動増幅器
では、能動負荷を形成するＰＮＰトランジスタのＶBE電
圧にて電源電圧より降下した電位で入力差動対ＮＰＮト
ランジスタの各コレクター出力での減電圧動作余裕を無
くしている。この発明の目的は、差動出力を有する高利
得増幅器として低電圧（Ｖｃｃ＝０．９Ｖ程度）に於い
ても良好な特性の差動増幅器を提供することにある。
【０００７】
【課題を解決するための手段】この発明による差動増幅
器は、エミッタが共通に接続された同一極性の一対の第
１、第２のトランジスタからなる入力差動対と；上記入
力差動対の共通エミッタと第１の電源電位との間に配設
された第１の電流源回路と；上記第１のトランジスタの
コレクタと第２の電源電位との間に配設された第２の電
流源回路と；上記第２のトランジスタのコレクタと第２
の電源電位との間に配設され、上記第２の電流源回路と
同値の３の電流源回路と；
器は、エミッタが共通に接続された同一極性の一対の第
１、第２のトランジスタからなる入力差動対と；上記入
力差動対の共通エミッタと第１の電源電位との間に配設
された第１の電流源回路と；上記第１のトランジスタの
コレクタと第２の電源電位との間に配設された第２の電
流源回路と；上記第２のトランジスタのコレクタと第２
の電源電位との間に配設され、上記第２の電流源回路と
同値の３の電流源回路と；
【０００８】コレクタが上記第１のトランジスタのコレ
クタに接続され，エミッタが上記第１の電源電位に接続
された第３のトランジスタ，コレクタが上記第２のトラ
ンジスタのコレクタに接続され，エミッタが上記第１の
電源電位に接続され上記第３のトランジスタと同一極性
の第４のトランジスタ，上記第３，４のトランジスタの
ベ−スの共通接続点と上記第３，４のトランジスタの夫
々のコレクタ間に第１，２の負荷抵抗を配設して成る能
動負荷回路とを備える。
クタに接続され，エミッタが上記第１の電源電位に接続
された第３のトランジスタ，コレクタが上記第２のトラ
ンジスタのコレクタに接続され，エミッタが上記第１の
電源電位に接続され上記第３のトランジスタと同一極性
の第４のトランジスタ，上記第３，４のトランジスタの
ベ−スの共通接続点と上記第３，４のトランジスタの夫
々のコレクタ間に第１，２の負荷抵抗を配設して成る能
動負荷回路とを備える。
【０００９】
【作用】以上の如く差動増幅器に於いては、第２の電源
電位に対して入力差動対と能動負荷回路とが並列に配設
されているので、入力差動対を構成する第１，第２のト
ランジスタのコレクタ電位は、第３，第４のトランジス
タＱ３，Ｑ４のベ−ス・エミッタ間電圧の順方向バイア
ス電圧ＶBEである０．７Ｖだけ上昇した電圧に固定され
る。
電位に対して入力差動対と能動負荷回路とが並列に配設
されているので、入力差動対を構成する第１，第２のト
ランジスタのコレクタ電位は、第３，第４のトランジス
タＱ３，Ｑ４のベ−ス・エミッタ間電圧の順方向バイア
ス電圧ＶBEである０．７Ｖだけ上昇した電圧に固定され
る。
【００１０】従って、入力差動対を構成する第１，第２
のトランジスタＱ１，Ｑ２のコレクタ・エミッタ間飽和
電圧ＶCEを０・１５Ｖと固定した場合、第１の電流源回
路による電圧降下は、０・５５Ｖまで可能となり、低電
源電位を用いた場合にも良好な高利得特性発揮する差動
増幅を行う差動増幅器が提供可能となる。
のトランジスタＱ１，Ｑ２のコレクタ・エミッタ間飽和
電圧ＶCEを０・１５Ｖと固定した場合、第１の電流源回
路による電圧降下は、０・５５Ｖまで可能となり、低電
源電位を用いた場合にも良好な高利得特性発揮する差動
増幅を行う差動増幅器が提供可能となる。
【００１１】
【実施例】本発明による差動増幅器を図面に基づき説明
する。
する。
【００１２】第１図は、本発明による差動増幅器の第１
の実施例の回路構成を示す図である。第１図に於いて、
Ｑ１，Ｑ２は、入力差動対１を構成するＮＰＮトランジ
スタで、此等の共通エミッタと接地間には抵抗，トラン
ジスタ等からなる電流源回路Ｉbiasが配設されている。
ＮＰＮトランジスタＱ１，Ｑ２の夫々のコレクタは、ト
ランジスタ，抵抗等からなる定電流源回路Ｉ1 ，Ｉ2 を
介して電源回路Ｖccに接続されている。
の実施例の回路構成を示す図である。第１図に於いて、
Ｑ１，Ｑ２は、入力差動対１を構成するＮＰＮトランジ
スタで、此等の共通エミッタと接地間には抵抗，トラン
ジスタ等からなる電流源回路Ｉbiasが配設されている。
ＮＰＮトランジスタＱ１，Ｑ２の夫々のコレクタは、ト
ランジスタ，抵抗等からなる定電流源回路Ｉ1 ，Ｉ2 を
介して電源回路Ｖccに接続されている。
【００１３】電源電位Ｖccに入力差動対に並列に能動負
荷回路２が配設されている。能動負荷回路２は、互いに
ベ−スが接続され、エミッタが接地され、コレクタが入
力差動対のトランジスタＱ１と定電流源回路Ｉ1 との接
続点に接続されたトランジスタＱ５と、ベ−スがトラン
ジスタＱ５のベ−スに接続され、エミッタが接地され、
コレクタが入力差動対のトランジスタＱ２と定電流源回
路Ｉ2 との接続点に接続されたトランジスタＱ６と、ト
ランジスタＱ５のコレクタとベ−スとの間に配設された
抵抗Ｒ１と、トランジスタＱ６のコレクタとベ−スとの
間に配設された抵抗Ｒ２とより構成される。尚、Ｖref
は、入力差動対１を直流的にバイアスする直流バイアス
電圧電源である。
荷回路２が配設されている。能動負荷回路２は、互いに
ベ−スが接続され、エミッタが接地され、コレクタが入
力差動対のトランジスタＱ１と定電流源回路Ｉ1 との接
続点に接続されたトランジスタＱ５と、ベ−スがトラン
ジスタＱ５のベ−スに接続され、エミッタが接地され、
コレクタが入力差動対のトランジスタＱ２と定電流源回
路Ｉ2 との接続点に接続されたトランジスタＱ６と、ト
ランジスタＱ５のコレクタとベ−スとの間に配設された
抵抗Ｒ１と、トランジスタＱ６のコレクタとベ−スとの
間に配設された抵抗Ｒ２とより構成される。尚、Ｖref
は、入力差動対１を直流的にバイアスする直流バイアス
電圧電源である。
【００１４】第１図に示した本発明による差動増幅器に
於いては、差動増幅対１が電源回路Ｖccから定電流源回
路Ｉ1 ，Ｉ2 を介して電源供給されて直流バイアス電圧
電源Ｖref からの入力に応じて差動増幅動作を行う。
於いては、差動増幅対１が電源回路Ｖccから定電流源回
路Ｉ1 ，Ｉ2 を介して電源供給されて直流バイアス電圧
電源Ｖref からの入力に応じて差動増幅動作を行う。
【００１５】能動負荷回路１が差動増幅回路２と定電流
源回路Ｉ1 ，Ｉ2 との接続点間と接地間に配設されてい
ることで、ＮＰＮトランジスタＱ５，Ｑ６のベ−ス・エ
ミッタ間電圧ＶBEである０．７Ｖに差動増幅対のトラン
ジスタＱ１，Ｑ２のコレクタ電圧は固定される。
源回路Ｉ1 ，Ｉ2 との接続点間と接地間に配設されてい
ることで、ＮＰＮトランジスタＱ５，Ｑ６のベ−ス・エ
ミッタ間電圧ＶBEである０．７Ｖに差動増幅対のトラン
ジスタＱ１，Ｑ２のコレクタ電圧は固定される。
【００１６】従って、入力差動対を構成する第１，第２
のトランジスタＱ１，Ｑ２のコレクタ・エミッタ間飽和
電圧ＶCEを０．１５Ｖと固定した場合、第１の電流源回
路Ｉbiasによる電圧降下は、０．５５Ｖまで即ち０．９
Ｖまでの電源回路Ｖccに対して動作可能となり、低電源
電位を用いた場合にも良好な高利得特性を発揮する差動
増幅動作を行う差動増幅器が提供可能となる。
のトランジスタＱ１，Ｑ２のコレクタ・エミッタ間飽和
電圧ＶCEを０．１５Ｖと固定した場合、第１の電流源回
路Ｉbiasによる電圧降下は、０．５５Ｖまで即ち０．９
Ｖまでの電源回路Ｖccに対して動作可能となり、低電源
電位を用いた場合にも良好な高利得特性を発揮する差動
増幅動作を行う差動増幅器が提供可能となる。
【００１７】第２図は、第１図に示した本発明による差
動増幅器の応用例で、第１図に示した差動増幅器にＮＰ
ＮトランジスタＱ７，Ｑ８からなるエミッタ接地電流増
幅段とトランジスタＱ３，Ｑ４からなる折り返しカレン
トミラ−回路を追加して負帰還構成した例を示す。
動増幅器の応用例で、第１図に示した差動増幅器にＮＰ
ＮトランジスタＱ７，Ｑ８からなるエミッタ接地電流増
幅段とトランジスタＱ３，Ｑ４からなる折り返しカレン
トミラ−回路を追加して負帰還構成した例を示す。
【００１８】第２図の如く構成される差動増幅器に於い
ては、差動増幅対の差動出力からエミッタ接地電流増幅
段を構成するトランジスタＱ７，Ｑ８を動作させるＢ級
動作的な電流増幅が行われるため、差動増幅対からのエ
ミッタ接地電流増幅器を構成するトランジスタＱ７，Ｑ
８に対するバイアス電流を絞った場合でも負荷駆動能力
が高く、また、能動負荷回路２を構成するトランジスタ
Ｑ５，Ｑ６とエミッタ接地電流増幅段を構成するトラン
ジスタＱ７，Ｑ８とが無信号時にカレントミラ−動作を
行うため、抵抗Ｒ１，Ｒ２の値のバラツキ及び直流電流
利得バラツキに対して出力電流バラツキを小さくするこ
とが可能となる。
ては、差動増幅対の差動出力からエミッタ接地電流増幅
段を構成するトランジスタＱ７，Ｑ８を動作させるＢ級
動作的な電流増幅が行われるため、差動増幅対からのエ
ミッタ接地電流増幅器を構成するトランジスタＱ７，Ｑ
８に対するバイアス電流を絞った場合でも負荷駆動能力
が高く、また、能動負荷回路２を構成するトランジスタ
Ｑ５，Ｑ６とエミッタ接地電流増幅段を構成するトラン
ジスタＱ７，Ｑ８とが無信号時にカレントミラ−動作を
行うため、抵抗Ｒ１，Ｒ２の値のバラツキ及び直流電流
利得バラツキに対して出力電流バラツキを小さくするこ
とが可能となる。
【００１９】第３図は、本発明による差動増幅器の第２
の実施例の回路構成を示す図である。第３図に於いて、
Ｑ１，Ｑ２は、入力差動対１を構成するＮＰＮトランジ
スタで、此等の共通エミッタと接地間には抵抗，トラン
ジスタ等からなる電流源回路Ｉbiasが配設されている。
ＮＰＮトランジスタＱ１，Ｑ２の夫々のコレクタは、能
動負荷回路２を構成するＰＮＰトランジスタＱ３，Ｑ４
を介して電源回路Ｖccに接続されている。
の実施例の回路構成を示す図である。第３図に於いて、
Ｑ１，Ｑ２は、入力差動対１を構成するＮＰＮトランジ
スタで、此等の共通エミッタと接地間には抵抗，トラン
ジスタ等からなる電流源回路Ｉbiasが配設されている。
ＮＰＮトランジスタＱ１，Ｑ２の夫々のコレクタは、能
動負荷回路２を構成するＰＮＰトランジスタＱ３，Ｑ４
を介して電源回路Ｖccに接続されている。
【００２０】トランジスタＱ１のコレクタとトランジス
タＱ３のコレクタとの接続点にはＰＮＰトランジスタＱ
５のエミッタが接続され、トランジスタＱ５のコレクタ
は定電流源回路Ｉ1 を介して接地されている。トランジ
スタＱ２のコレクタとトランジスタＱ４のコレクタとの
接続点にはＰＮＰトランジスタＱ６のエミッタが接続さ
れ、トランジスタＱ６のコレクタは定電流源回路Ｉ2 を
介して接地されている。トランジスタＱ５とトランジス
タＱ６のベ−スは、電源回路Ｖccの電源電圧からトラン
ジスタＱ３のベ−ス・エミッタ間電圧ＶBEとトランジス
タＱ５のコレクタ・エミッタ間飽和電圧ＶCESAT との和
だけ低い電圧を与える電源回路Ｖbiasに接地されてい
る。
タＱ３のコレクタとの接続点にはＰＮＰトランジスタＱ
５のエミッタが接続され、トランジスタＱ５のコレクタ
は定電流源回路Ｉ1 を介して接地されている。トランジ
スタＱ２のコレクタとトランジスタＱ４のコレクタとの
接続点にはＰＮＰトランジスタＱ６のエミッタが接続さ
れ、トランジスタＱ６のコレクタは定電流源回路Ｉ2 を
介して接地されている。トランジスタＱ５とトランジス
タＱ６のベ−スは、電源回路Ｖccの電源電圧からトラン
ジスタＱ３のベ−ス・エミッタ間電圧ＶBEとトランジス
タＱ５のコレクタ・エミッタ間飽和電圧ＶCESAT との和
だけ低い電圧を与える電源回路Ｖbiasに接地されてい
る。
【００２１】トランジスタＱ５のコレクタとトランジス
タＱ３，トランジスタＱ４のベ−スとの間には能動負荷
回路２を構成する抵抗Ｒ１が配設され、トランジスタＱ
６のコレクタとトランジスタＱ３，トランジスタＱ４の
ベ−スとの間には能動負荷回路２を構成する抵抗Ｒ２が
配設されている。尚、Ｖref は、入力差動対１を直流的
にバイアスする直流バイアス電圧電源である。
タＱ３，トランジスタＱ４のベ−スとの間には能動負荷
回路２を構成する抵抗Ｒ１が配設され、トランジスタＱ
６のコレクタとトランジスタＱ３，トランジスタＱ４の
ベ−スとの間には能動負荷回路２を構成する抵抗Ｒ２が
配設されている。尚、Ｖref は、入力差動対１を直流的
にバイアスする直流バイアス電圧電源である。
【００２２】第３図に示した本発明による差動増幅器に
於いては、差動増幅対１が電源回路Ｖccからトランジス
タＱ３，Ｑ４を介して電源供給されて直流バイアス電圧
電源Ｖref からの入力に応じて差動増幅動作を行う。
於いては、差動増幅対１が電源回路Ｖccからトランジス
タＱ３，Ｑ４を介して電源供給されて直流バイアス電圧
電源Ｖref からの入力に応じて差動増幅動作を行う。
【００２３】能動負荷回路２を構成するトランジスタＱ
３のコレクタと入力差動対１を構成するトランジスタＱ
１との接続点にはトランジスタＱ５のエミッタが接続さ
れ、能動負荷回路２を構成するトランジスタＱ４のコレ
クタと入力差動対１を構成するトランジスタＱ２との接
続点にはトランジスタＱ６のエミッタが接続されてお
り、トランジスタＱ５，Ｑ６のベ−スは、電源回路Ｖcc
の電源電圧からトランジスタＱ３のベ−ス・エミッタ間
電圧ＶBEとトランジスタＱ５のコレクタ・エミッタ間飽
和電圧ＶCESAT との和だけ低い電圧を与える電源回路Ｖ
biasに接地されているので、トランジスタＱ１のコレク
タとトランジスタＱ３のコレクタとの接続点と、トラン
ジスタＱ２のコレクタとトランジスタＱ４のコレクタと
の接続点に於ける電位は、電源回路Ｖccよりトランジス
タＱ３とトランジスタＱ４のコレクタ・エミッタ間飽和
電圧ＶCESAT ０．１５Ｖだけ低い電圧に固定される。
３のコレクタと入力差動対１を構成するトランジスタＱ
１との接続点にはトランジスタＱ５のエミッタが接続さ
れ、能動負荷回路２を構成するトランジスタＱ４のコレ
クタと入力差動対１を構成するトランジスタＱ２との接
続点にはトランジスタＱ６のエミッタが接続されてお
り、トランジスタＱ５，Ｑ６のベ−スは、電源回路Ｖcc
の電源電圧からトランジスタＱ３のベ−ス・エミッタ間
電圧ＶBEとトランジスタＱ５のコレクタ・エミッタ間飽
和電圧ＶCESAT との和だけ低い電圧を与える電源回路Ｖ
biasに接地されているので、トランジスタＱ１のコレク
タとトランジスタＱ３のコレクタとの接続点と、トラン
ジスタＱ２のコレクタとトランジスタＱ４のコレクタと
の接続点に於ける電位は、電源回路Ｖccよりトランジス
タＱ３とトランジスタＱ４のコレクタ・エミッタ間飽和
電圧ＶCESAT ０．１５Ｖだけ低い電圧に固定される。
【００２４】従って、入力差動対１を構成する第１，第
２のトランジスタＱ１，Ｑ２のコレクタ・エミッタ間飽
和電圧ＶCEを０．１５Ｖと固定した場合、第１の電流源
回路Ｉbiasによる電圧降下は、０．５５Ｖまで即ち０．
９Ｖまでの電源回路Ｖccに対して動作可能となり、低電
源電位を用いた場合にも良好な高利得特性を発揮する差
動増幅を行う差動増幅器が提供可能となる。
２のトランジスタＱ１，Ｑ２のコレクタ・エミッタ間飽
和電圧ＶCEを０．１５Ｖと固定した場合、第１の電流源
回路Ｉbiasによる電圧降下は、０．５５Ｖまで即ち０．
９Ｖまでの電源回路Ｖccに対して動作可能となり、低電
源電位を用いた場合にも良好な高利得特性を発揮する差
動増幅を行う差動増幅器が提供可能となる。
【００２５】第４図は、第３図に示した本発明による差
動増幅器の応用例で、第３図に示した差動増幅器にＰＮ
ＰトランジスタＱ８，Ｑ９からなるエミッタ接地電流増
幅段とトランジスタＱ１０，Ｑ１１からなる折り返しカ
レントミラ−回路を追加して負帰還構成した例を示す。
動増幅器の応用例で、第３図に示した差動増幅器にＰＮ
ＰトランジスタＱ８，Ｑ９からなるエミッタ接地電流増
幅段とトランジスタＱ１０，Ｑ１１からなる折り返しカ
レントミラ−回路を追加して負帰還構成した例を示す。
【００２６】又、第３図に示した電源回路Ｖbiasを抵抗
Ｒ３とベ−ス・コレクタ間がダイオ−ド接続されたトラ
ンジスタＱ７と定電流源回路Ｉ３との直列回路で構成し
ている。
Ｒ３とベ−ス・コレクタ間がダイオ−ド接続されたトラ
ンジスタＱ７と定電流源回路Ｉ３との直列回路で構成し
ている。
【００２７】第４図の如く構成される差動増幅器に於い
ては、差動増幅対の差動出力１からエミッタ接地電流増
幅段を構成するトランジスタＱ８，Ｑ９を動作させるＢ
級動作的な電流増幅が行われるため、差動増幅対からの
エミッタ接地電流増幅器を構成するトランジスタＱ５，
Ｑ６に対するバイアス電流を絞った場合でも負荷駆動能
力が高く、また、能動負荷回路２を構成するトランジス
タＱ３，Ｑ４とエミッタ接地電流増幅段を構成するトラ
ンジスタＱ８，Ｑ９とが無信号時にカレントミラ−動作
を行うため、抵抗Ｒ１，Ｒ２の値のバラツキ及び直流電
流利得バラツキに対して出力電流バラツキを小さくする
ことが可能となる。
ては、差動増幅対の差動出力１からエミッタ接地電流増
幅段を構成するトランジスタＱ８，Ｑ９を動作させるＢ
級動作的な電流増幅が行われるため、差動増幅対からの
エミッタ接地電流増幅器を構成するトランジスタＱ５，
Ｑ６に対するバイアス電流を絞った場合でも負荷駆動能
力が高く、また、能動負荷回路２を構成するトランジス
タＱ３，Ｑ４とエミッタ接地電流増幅段を構成するトラ
ンジスタＱ８，Ｑ９とが無信号時にカレントミラ−動作
を行うため、抵抗Ｒ１，Ｒ２の値のバラツキ及び直流電
流利得バラツキに対して出力電流バラツキを小さくする
ことが可能となる。
【００２８】
【発明の効果】本発明による差動増幅器においては、低
い電圧源を用いた場合にも高利得の増幅動作が営まれ
る。
い電圧源を用いた場合にも高利得の増幅動作が営まれ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施例を示す回路図。
【図２】第１図に示した第１の実施例の応用例を示す回
路図。
路図。
【図３】本発明の第２の実施例を示す回路図。
【図４】第３図に示した第２の実施例の応用例を示す回
路図。
路図。
【図５】従来の差動増幅器の回路図。
【符号の説明】 １……入力差動対， ２……能動負荷回路。
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図４
【補正方法】変更
【補正内容】
【図４】
Claims (2)
- 【請求項１】 エミッタが共通に接続された同一極性の
一対の第１、第２のトランジスタからなる入力差動対
と；上記入力差動対の共通エミッタと第１の電源電位と
の間に配設された第１の電流源回路と；上記第１のトラ
ンジスタのコレクタと第２の電源電位との間に配設され
た第２の電流源回路と；上記第２のトランジスタのコレ
クタと第２の電源電位との間に配設され、上記第２の電
流源回路と同値の第３の電流源回路と；コレクタが上記
第１のトランジスタのコレクタに接続され，エミッタが
上記第１の電源電位に接続された第３のトランジスタ，
コレクタが上記第２のトランジスタのコレクタに接続さ
れ，エミッタが上記第１の電源電位に接続され上記第３
のトランジスタと同一極性の第４のトランジスタ，上記
第３，４のトランジスタのベ−スの共通接続点と上記第
３，４のトランジスタの夫々のコレクタ間に第１，２の
負荷抵抗を配設して成る能動負荷回路。 - 【請求項２】 エミッタが共通に接続された同一極性の
一対の第１、第２のトランジスタからなる入力差動対
と；上記入力差動対の共通エミッタと第１の電源電位と
の間に配設された第１の電流源回路と；上記第１のトラ
ンジスタのコレクタと第２の電源電位との間に配設され
た能動負荷回路を構成する上記第１のトランジスタと逆
極性の第３のトランジスタと；上記第２のトランジスタ
のコレクタと上記第２の電源電位との間に配設された能
動負荷回路を構成する上記第２のトランジスタと逆極性
の第４のトランジスタと；上記第１，第３のトランジス
タのコレクタの接続点と上記第１の電源電位との間に配
設された上記第１のトランジスタと逆極性の第５のトラ
ンジスタ；上記第２，第４のトランジスタのコレクタの
接続点と上記第１の電源電位との間に配設された上記第
２のトランジスタと逆極性の第６のトランジスタ；上記
第３，第４のトランジスタの共通ベ−スと上記第５のト
ランジスタのコレクタとの間に配設された能動負荷回路
を構成する第１の抵抗と；上記第３，第４のトランジス
タの共通ベ−スと上記第６のトランジスタのコレクタと
の間に配設された能動負荷回路を構成する第２の抵抗
と；上記第５，第６のトランジスタの共通ベ−スを上記
第２の電源電圧に於ける電位より上記第３，４のトラン
ジスタのコレクタ・エミッタ間飽和電圧と上記第５，第
６のトランジスタベ−ス・エミッタ間電圧の和だけ低い
電位に接地する第３の電源電位とを備えた差動増幅回
路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06196945A (ja) | 1992-12-24 | 1992-12-24 | 差動増幅回路 |
| KR1019930028765A KR970005292B1 (ko) | 1992-12-24 | 1993-12-21 | 차동증폭회로 |
| US08/171,644 US5376897A (en) | 1992-12-24 | 1993-12-22 | Differential amplifier circuit providing high gain output at low power supply voltage |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP43A JPH06196945A (ja) | 1992-12-24 | 1992-12-24 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06196945A true JPH06196945A (ja) | 1994-07-15 |
Family
ID=18363280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP43A Pending JPH06196945A (ja) | 1992-12-24 | 1992-12-24 | 差動増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5376897A (ja) |
| JP (1) | JPH06196945A (ja) |
| KR (1) | KR970005292B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030082848A (ko) * | 2002-04-18 | 2003-10-23 | 실리콤텍(주) | 가변이득 증폭회로 |
| KR100693821B1 (ko) * | 2005-10-31 | 2007-03-12 | 삼성전자주식회사 | 차동 증폭기 및 이를 위한 액티브 로드 |
| JP2010103739A (ja) * | 2008-10-23 | 2010-05-06 | Seiko Epson Corp | 差動増幅回路、高速シリアルインターフェース回路、集積回路装置及び電子機器 |
| US10559434B2 (en) | 2016-04-28 | 2020-02-11 | Lsis Co., Ltd. | Control circuit for electric leakage circuit breaker |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0183824B1 (ko) * | 1995-08-16 | 1999-04-15 | 김광호 | 자기기록장치 및 방법 |
| DE69627672D1 (de) * | 1996-12-16 | 2003-05-28 | St Microelectronics Srl | Methode zur Feststellung der Auswirkungen von Plasmabehandlungen auf Halbleiterscheiben |
| US5939944A (en) * | 1997-12-16 | 1999-08-17 | Burr-Brown Corporation | NPN push-pull output stage with folded cascode JFETs |
| US6157255A (en) * | 1999-01-28 | 2000-12-05 | Agilent Technologies | High performance operational amplifier |
| IT1395084B1 (it) * | 2008-12-22 | 2012-09-05 | St Microelectronics Srl | Dispositivo elettronico di amplificazione a specchio di corrente per amplificatori di potenza integrati |
| RU2616573C1 (ru) * | 2015-11-16 | 2017-04-17 | Федеральное Государственное Бюджетное Образовательное Учреждение Высшего Профессионального Образования "Донской Государственный Технический Университет" (Дгту) | Дифференциальный операционный усилитель |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8003197A (nl) * | 1980-06-02 | 1982-01-04 | Philips Nv | Geintegreerde versterkerschakeling. |
| JPH0263206A (ja) * | 1988-08-29 | 1990-03-02 | Toshiba Corp | カレントミラー回路 |
| JPH0770935B2 (ja) * | 1989-10-06 | 1995-07-31 | 株式会社東芝 | 差動電流増幅回路 |
-
1992
- 1992-12-24 JP JP43A patent/JPH06196945A/ja active Pending
-
1993
- 1993-12-21 KR KR1019930028765A patent/KR970005292B1/ko not_active IP Right Cessation
- 1993-12-22 US US08/171,644 patent/US5376897A/en not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030082848A (ko) * | 2002-04-18 | 2003-10-23 | 실리콤텍(주) | 가변이득 증폭회로 |
| KR100693821B1 (ko) * | 2005-10-31 | 2007-03-12 | 삼성전자주식회사 | 차동 증폭기 및 이를 위한 액티브 로드 |
| JP2010103739A (ja) * | 2008-10-23 | 2010-05-06 | Seiko Epson Corp | 差動増幅回路、高速シリアルインターフェース回路、集積回路装置及び電子機器 |
| US10559434B2 (en) | 2016-04-28 | 2020-02-11 | Lsis Co., Ltd. | Control circuit for electric leakage circuit breaker |
Also Published As
| Publication number | Publication date |
|---|---|
| KR970005292B1 (ko) | 1997-04-15 |
| US5376897A (en) | 1994-12-27 |
| KR940017113A (ko) | 1994-07-25 |
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| JPS6141161B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000801 |