JPH04359334A

JPH04359334A - マイクロコンピュータ

Info

Publication number: JPH04359334A
Application number: JP13413291A
Authority: JP
Inventors: Norio Masui; 桝井　規雄
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1991-06-05
Filing date: 1991-06-05
Publication date: 1992-12-11

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はｎバイト（ｎは自然数）
のデータ格納領域ごとに一つのアドレスを割当て、Ｋｎ
バイト（Ｋは１以上の整数）のデータを同時にアクセス
できるマイクロコンピュータに関するものである。

【０００２】

【従来の技術】図５は従来のメモリの構成を示す模式図
である。上位アドレスが入力されるローデコーダ２はワ
ード線４と接続され、ワード線４を介してメモリセルア
レイ１と接続される。下位アドレスが入力されるカラム
デコーダ３はビット選択線８と接続され、ビット選択線
８を介してビット選択部７と接続される。ビット選択部
７にはデータ入出力線９が接続される。メモリセルアレ
イ１内において、ワード線４及びビット線５は交差する
ように配置され、各交点に対応してメモリセル６，６…
が配置される。各メモリセル６，６…は、夫々と対応す
る位置で交差するワード線４及びビット線５と接続され
る。

【０００３】次にこのメモリの動作を、便宜上全て正論
理で説明する。メモリをアクセスするために、メモリに
アドレスが与えられる。アドレスのうち、上位アドレス
がローデコーダ２に与えられると、ローデコーダ２は上
位アドレスをデコードし、ワード線４のうちの１本を「
Ｈ」レベルにする。メモリセルは、それに接続されてい
るワード線４が「Ｈ」レベルになると、ビット線５を介
してアクセスされる。アドレスのうち、下位アドレスは
カラムデコーダ３に入力される。

【０００４】カラムデコーダ３は下位アドレスをデコー
ドし、ビット選択線８のうちの１本を「Ｈ」レベルにす
る。ビット選択部７内では、ビット選択線８とビット線
５とが１対１に対応しているから、「Ｈ」レベルになっ
たビット選択線８の１本に対応するビット線５の１本を
選択してデータ入出力線９に接続する。例えば、ワード
線４ｃ及びビット線８ｃがともに「Ｈ」レベルになった
場合、メモリセル６ｃがビット線５ｃ及びデータ入出力
線９を介してアクセスされる。即ち、１つのアドレスに
対して１つのメモリセルが対応してアクセスされる。

【０００５】図６は、従来の３２ビットＣＰＵ　のメモ
リマップの一部を示す概念図である。夫々が１バイトで
あるデータ格納領域４０，４１　…４７のアドレスは、
その順にＹ，Ｙ＋１，…Ｙ＋７である。そしてデータバ
スのビットを、最上位ビットＭＳＢ　から最下位ビット
ＬＳＢ　に向かって順次Ｄ０，Ｄ１　…Ｄ３１　とする
。データ格納領域４０及び４４はビットＤ０〜Ｄ７に、
データ格納領域４１及び４５はビットＤ８〜Ｄ１５　に
、データ格納領域４２及び４６はビットＤ１６　〜Ｄ２
３　に、データ格納領域４３及び４７はビットＤ２４　
〜Ｄ３１　に、夫々対応している。

【０００６】次に従来の３２ビットＣＰＵ　によるメモ
リのアクセス動作を図６により説明する。ＣＰＵ　は１
バイトのデータに１つの３２ビットアドレスを割当て、
データを一度に最大４バイトまで入出力できるとする。ＣＰＵ　はメモリをアクセスする場合、３２ビットアド
レスの上位３０ビットにより４バイト単位のデータ位置
を指定するとともに、バイトコントロール信号により、
前記４バイトデータ中の各１バイトデータに対するアク
セスの有無を指定する。

【０００７】以下、「Ｙ」を４の倍数とする。例えば３
２ビットアドレス「Ｙ＋２」のデータ格納領域４２及び
「Ｙ＋３」のデータ格納領域４３の２バイトデータをア
クセスする場合、３２ビットアドレス「Ｙ＋２」の下位
２ビットを切捨てた上位３０ビットにより３２ビットア
ドレス「Ｙ」〜「Ｙ＋３」のデータ格納領域４０，４１
，４２，４３　の４バイトデータが指定され、バイトコ
ントロール信号によりデータバス上の下位２バイトが指
定され、データ格納領域４２及び４３の２バイトのデー
タがアクセスされることになる。

【０００８】ところで、３２ビットアドレス「Ｙ」〜「
Ｙ＋３」及び「Ｙ＋４」〜「Ｙ＋７」の下位２ビットを
切捨てた上位３０ビットにより指定される連続した二つ
の４バイトデータのデータ格納領域に跨がって４バイト
以下のデータを格納する場合がある。このような二つの
４バイトデータのデータ格納領域の境界をワード境界と
称し、前述したように格納されたデータをワード境界を
跨ぐミスアラインしたデータと言う。

【０００９】例えばデータ格納領域４２，４３，４４，
４５　に格納されたワード境界を跨ぐミスアラインした
４バイトデータをアクセスする場合、１度目のバスサイ
クルで先頭バイト４２の３２ビットアドレス「Ｙ＋２」
の上位３０ビット及びデータバス上の下位２バイトを指
定するバイトコントロール信号によりデータ格納領域４
２及び４３の４バイトデータの上位２バイトをアクセス
し、２度目のバスサイクルでデータ格納領域４４の３２
ビットアドレス「Ｙ＋４」の上位３０ビット及びデータ
バス上の上位２バイトを指定するバイトコントロール信
号によりデータ格納領域４４及び４５の４バイトデータ
の下位２バイトをアクセスする。

【００１０】図７は従来の３２ビットマイクロコンピュ
ータの構成の一部を示す模式図である。３２ビットＣＰ
Ｕ　１４は３０ビットアドレスバス１７ａ　を介して３
２ビットアドレスバス１６と接続されており、また３２
ビットデータバス２０を介して３２ビットデータバス１
９と接続されている。ＣＰＵ　１４はバイトコントロー
ル信号線２２ａ，２２ｂ，２２ｃ，２２ｄ　を各別に介
してメモリブロック１５ａ，１５ｂ，１５ｃ，１５ｄ　
と接続されている。

【００１１】３２ビットのアドレスバス１６は、３０ビ
ットアドレスバス１８ａ，１８ｂ，１８ｃ，１８ｄ　を
各別に介してメモリブロック１５ａ，１５ｂ，１５ｃ，
１５ｄ　と接続されている。３２ビットデータバス１９
は８ビットデータバス２１ａ，２１ｂ，２１ｃ，２１ｄ
　を各別に介してメモリブロック１５ａ，１５ｂ，１５
ｃ，１５ｄ　と接続されている。

【００１２】次にこの３２ビットマイクロコンピュータ
の動作を図５，図６，図７により説明する。各メモリブ
ロック１５ａ，１５ｂ，１５ｃ，１５ｄ　は図５に示す
メモリで構成されており、夫々に接続されているバイト
コントロール信号線２２ａ，２２ｂ，２２ｃ，２２ｄ　
を介してメモリブロック１５ａ，１５ｂ，１５ｃ，１５
ｄ　にバイトコントロール信号を与えると、夫々が接続
されているアドレスバス１８ａ，１８ｂ，１８ｃ，１８
ｄ　を介してアドレスを受取り、受取ったアドレスに対
応する１バイトのデータ格納領域がアクセス可能になる
。

【００１３】以下、図６に示すメモリマップ上のアドレ
スを単にアドレスとし、メモリブロック１５ａ，１５ｂ
，１５ｃ，１５ｄ　が各ブロック内部で使用するアドレ
スをブロック内アドレスとして説明する。ＣＰＵ　１４
が下位２ビットを切捨てたアドレス「Ｙ」により、指定
する４バイトデータ格納領域４０，４１，４２，４３　
のうち、メモリブロック１５ａ　はデータ格納領域４０
を、メモリブロック１５ｂ　はデータ格納領域４１を、
メモリブロック１５ｃ　はデータ格納領域４２を、メモ
リブロック１５ｄはデータ格納領域４３を、夫々のブロ
ック内アドレス「Ｙ／４」に格納する。

【００１４】ＣＰＵ　１４がアドレス「Ｙ＋２」及び「
Ｙ＋３」のデータ格納領域４２及び４３のメモリをアク
セスする場合、３２ビットアドレス「Ｙ＋２」の上位３
０ビット「Ｙ／４」をアドレスバス１７ａ　を介してア
ドレスバス１６の上位３０ビットに与えるとともに、バ
イトコントロール信号２２ｃ　及び２２ｄ　を出力する
。それによりバイトコントロール信号２２ｃ　はメモリ
ブロック１５ｃ　に与えられ、バイトコントロール信号
２２ｄ　はメモリブロック１５ｄ　に与えられる。

【００１５】メモリブロック１５ｃ　は、アドレスバス
１８ｃ　を介してアドレスバス１６の上位３０ビット「
Ｙ／４」を取込み、ブロック内アドレス「Ｙ／４」の１
バイトデータ格納領域４２に対するＣＰＵ　１４のアク
セスをデータバス２１ｃ，データバス１９及び２０上の
ビットＤ１６　〜Ｄ２３　を介して可能にする。また、
メモリブロック１５ｄ　はアドレスバス１８ｄ　を介し
てアドレスバス１６の上位３０ビット「Ｙ／４」を取込
み、ブロック内アドレス「Ｙ／４」の１バイトデータ格
納領域４３に対するＣＰＵ　１４のアクセスを、データ
バス２１ｄ　、データバス１９及び３２ビットデータバ
ス２０上のビットＤ２４　〜Ｄ３１　を介して可能にす
る。

【００１６】メモリブロック１５ｃ　のブロック内アド
レス「Ｙ／４」に対応する１バイトデータ格納領域はＣ
ＰＵ　１４のアドレス「Ｙ＋２」の１バイトデータ格納
領域４２であり、メモリブロック１５ｄ　のブロック内
のアドレス「Ｙ／４」に対応する１バイトデータ格納領
域は、ＣＰＵ　１４のアドレス「Ｙ＋３」の１バイトデ
ータ格納領域４３であるから、結局ＣＰＵ　１４がアド
レス「Ｙ＋２」及び「Ｙ＋３」のデータ格納領域４２及
び４３のメモリアクセスを行ったことになる。

【００１７】ＣＰＵ　１４がアドレス「Ｙ＋２」〜「Ｙ
＋５」のデータ格納領域４２，４３，４４，４５　のワ
ード境界を跨ぐミスアラインした４バイトのデータ格納
領域をアクセスする場合、一度目のバスサイクルで３２
ビットアドレス「Ｙ＋２」の上位３０ビット「Ｙ／４」
をアドレスバス１７ａを介してアドレスバス１６の上位
３０ビットに与えるとともに、バイトコントロール信号
２２ｃ　及び２２ｄ　を出力して、メモリブロック１５
ｃ　のブロック内アドレス「Ｙ／４」の１バイトデータ
格納領域４２とメモリブロック１５ｄ　のブロック内ア
ドレス「Ｙ／４」の１バイトデータ格納領域４３をアク
セスする。

【００１８】更に、ＣＰＵ　１４は二度目のバスサイク
ルを起動し、３２ビットアドレス「Ｙ＋４」の上位３０
ビット「（Ｙ／４）＋１」をアドレスバス１７ａ　を介
してアドレスバス１６の上位３０ビットに与えるととも
に、バイトコントロール信号２２ａ　及び２２ｂ　を出
力して、メモリブロック１５ａ　のブロック内アドレス
「（Ｙ／４）＋１」の１バイトデータ格納領域４４とメ
モリブロック１５ｂ　のブロック内アドレス「（Ｙ／４
）＋１」の１バイトデータ格納領域４５をアクセスする
。

【００１９】

【発明が解決しようとする課題】前述したように従来の
マイクロコンピュータでは、ＣＰＵ　がメモリ上のワー
ド境界を跨ぐミスアラインしたデータ格納領域をアクセ
スする場合に、バスサイクルを二度起動しなければなら
ず、プログラムの実行速度が遅いという問題がある。本
発明は斯かる問題に鑑み、ＣＰＵ　がワード境界を跨ぐ
ミスアラインしたデータ格納領域をアクセスする場合に
、一度のバスサイクルでアクセスできるマイクロコンピ
ュータを提供することを目的とする。

【００２０】

【課題を解決するための手段】第１発明のマイクロコン
ピュータは、ＣＰＵ　が発したアドレスをインクリメン
トする手段と、前記アドレスのデータ格納領域及びイン
クリメントしたアドレスのデータ格納領域を１度のバス
サイクルでアクセスする手段とを備える。第２発明のマ
イクロコンピュータは、アクセスすべきデータ格納領域
の先頭バイトのアドレス全ビットを同時出力する手段と
、データバス上の有効バイトを指定する信号を発する手
段とを備える。

【００２１】第３発明のマイクロコンピュータは、アク
セスすべきデータ格納領域の先頭バイトのアドレス全ビ
ットを同時出力する手段と、データがミスアラインか否
かを表すバイトコントロール信号を出力する手段と、バ
イトコントロール信号及び先頭バイトのアドレス下位ビ
ットに基づいてアドレスインクリメント信号を発生させ
、アドレス下位ビットで区分される複数のメモリブロッ
クへ選択的に与える手段と、前記先頭バイトのアドレス
上位ビットで指定される複数のデータ格納領域のうち、
アドレスインクリメント信号が与えられていないメモリ
ブロックのデータ格納領域及び前記アドレス上位ビット
に１を加えたアドレスで指定される複数のデータ格納領
域のうち、アドレスインクリメント信号が与えられたメ
モリブロックのデータ格納領域をアクセスする手段とを
備える。

【００２２】第４発明のマイクロコンピュータは、アク
セスすべきデータ格納領域の先頭バイトを指定するため
アドレス全ビットを同時出力する手段と、ミスアライン
したデータ格納領域のアクセスを指令するミスアライン
データアクセス信号を発する手段と、該ミスアラインデ
ータアクセス信号及び前記先頭バイトのアドレス下位ビ
ットに基づいてアドレスインクリメント信号を発生させ
、アドレス下位ビットで区分される複数のメモリブロッ
クへ選択的に与える手段と、前記先頭バイトのアドレス
上位ビットで指定される複数のデータ格納領域のうち、
アドレスインクリメント信号が与えられていないメモリ
ブロックのデータ格納領域及び前記アドレス上位ビット
に１を加えたアドレスで指定される複数のデータ格納領
域のうち、アドレスインクリメント信号が与えられたメ
モリブロックのデータ格納領域をアクセスする手段とを
備える。

【００２３】

【作用】第１発明のマイクロコンピュータは、ＣＰＵ　
が発したアドレスのデータ格納領域及びそのアドレスを
インクリメントしたアドレスのデータ格納領域を１度の
バスサイクルでアクセスする。第２発明のマイクロコン
ピュータは、アクセスすべきデータ格納領域の先頭バイ
トのアドレスをアドレスバスへ同時出力して先頭バイト
を指定する。データバス上の有効バイトを指定すると、
先頭バイトを先頭に、指定した有効バイトのデータ格納
領域を１度のバスサイクルでアクセスする。

【００２４】第３発明のマイクロコンピュータは、デー
タがミスアラインか否かを表すバイトコントロール信号
及びアクセスすべきデータ格納領域の先頭バイトのアド
レス下位ビットに基づいてアドレスインクリメント信号
を発生する。アドレスインクリメント信号をアドレス下
位ビットで区分される複数のメモリブロックへ選択的に
与える。アドレス上位ビットで複数のデータ格納領域を
指定すると、指定された複数のデータ格納領域のうち、
アドレスインクリメント信号が与えられていないメモリ
ブロックのデータ格納領域及びアドレス上位ビットに１
を加えたアドレスで指定される複数のデータ格納領域の
うち、アドレスインクリメント信号が与えられているメ
モリブロックのデータ格納領域を、１度のバスサイクル
でアクセスする。

【００２５】第４発明に係るマイクロコンピュータは、
データがミスアラインしているとＣＰＵ　はミスアライ
ンデータアクセス信号を出力する。このミスアラインデ
ータアクセス信号及びアクセスすべきデータ格納領域の
先頭バイトのアドレス下位ビットに基づいてアドレスイ
ンクリメント信号を発生する。アドレスインクリメント
信号をアドレス下位ビットで区分される複数のメモリブ
ロックへ選択的に与える。アドレス上位ビットで複数の
データ格納領域を指定すると、指定された複数のデータ
格納領域のうち、アドレスインクリメント信号が与えら
れていないメモリブロックのデータ格納領域及びアドレ
ス上位ビットに１を加えたアドレスで指定される複数の
データ格納領域のうち、アドレスインクリメント信号が
与えられているメモリブロックのデータ格納領域を１度
のバスサイクルでアクセスする。これにより、いずれの
マイクロコンピュータも１度のバスサイクルでワード境
界を跨ぐミスアラインしたデータをアクセスできる。

【００２６】

【実施例】以下本発明をその実施例を示す図面により詳
述する。図１は本発明に係るマイクロコンピュータのメ
モリの構成を示す模式図である。上位アドレスが入力さ
れるローデコーダ２はワード線４と接続され、ワード線
４を介してシフタ１０ａ　のデータ入力側と接続される
シフタ１０ａ　のデータ出力側はワード線４を介してメ
モリセルアレイ１と接続される。

【００２７】下位アドレスが入力されるカラムデコーダ
３はビット選択線８と接続され、ビット選択線８を介し
てシフタ１０ｂ　のデータ入力側と接続される。シフタ
１０ｂ　はビット選択線８と接続され、ビット選択線８
を介してビット選択部７と接続される。ビット選択部７
はビット線５を介してメモリセルアレイ１と接続される
。ビット選択部７にはデータ入出力線９が接続されてい
る。

【００２８】アドレスインクリメント信号線１２はシフ
タ１０ｂ　のシフト信号端子１１ｂ　及びＡＮＤ回路１
３の一入力端子と接続されている。ＡＮＤ　回路１３の
他入力端子は、シフタ１０ｂをビット選択部７と接続す
るビット選択線８のうちのカラムアドレスの最小値に対
応したビット選択線８ａと接続されており、ＡＮＤ　回
路１３の出力端子はシフタ１０ａのシフト信号端子１１
ａ　と接続されている。

【００２９】メモリセルアレイ１内において、ワード線
４及びビット線５を交差させて配置され、各交点に対応
してメモリセル６，６…が配置されている。各メモリセ
ル６，６…は、夫々と対応する交差位置でワード線４及
びビット線５と接続される。

【００３０】次にこのメモリセルアレイ１の動作を説明
する。シフタ１０ａ，１０ｂ　はシフト信号端子１１ａ
，１１ｂ　が「Ｌ」レベルの場合には、シフタ１０ａ，
１０ｂ　の入力側のワード線４、ビット選択線８を、そ
れと対応した出力側のワード線４、ビット選択線８と接
続する。一方、シフト信号端子１１ａ，１１ｂ　が「Ｈ
」レベルの場合には、シフタ１０ａ，１０ｂ　の入力側
のワード線４、ビット選択線８を、対応する上位アドレ
ス、下位アドレスが増加する方向へ１本分シフトさせて
、出力側のワード線４、ビット選択線８と接続する。

【００３１】そして上位アドレスの最大値に対応するワ
ード線４ｂ及び下位アドレスの最大値に対応するビット
選択線８ｂについては、夫々、上位アドレスの最小値に
対応するワード線４ａ又は下位アドレスの最小値に対応
するビット選択線８ａにシフトされる。したがって、ア
ドレスインクリメント信号線１２が「Ｌ」レベルの場合
は図５に示した従来のメモリセルアレイをアクセスする
場合と同様となる。

【００３２】しかし乍ら、アドレスインクリメント信号
線１２が「Ｈ」レベルの場合は、シフタ１０ｂ　のシフ
ト信号端子１１ｂ　が「Ｈ」レベルになるため、シフタ
１０ｂ　は前述したシフト動作をする。アドレスインク
リメント信号線１２が「Ｈ」レベルで、シフタ１０ｂ　
のシフト動作により下位アドレスの最小値に対応するビ
ット選択線８ａが「Ｌ」レベルとなった場合、シフタ１
０ａ　のシフト信号端子１１ａ　は「Ｌ」レベルとなる
ためシフタ１０ａ　はシフト動作しない。

【００３３】アドレスインクリメント信号線１２が「Ｈ
」レベルで、シフタ１０ｂ　のシフト動作により、下位
アドレスの最小値に対応するビット選択線８ａが「Ｈ」
レベルとなった場合、シフタ１０ａ　のシフト信号端子
１１ａ　は「Ｈ」レベルになるため、シフタ１０ａ　は
シフト動作する。したがって、アドレスインクリメント
信号線１２が「Ｈ」レベルの場合、入力されたアドレス
「Ｘ」に対して、アドレス「Ｘ＋１」に対応するメモリ
セル６がアクセスされることになる。

【００３４】次に図１に示したメモリセルアレイ１をア
クセスする、例えば３２ビットＣＰＵ　のメモリアクセ
ス動作について説明する。この３２ビットＣＰＵ　のメ
モリマップは図６　に示したものと同様であり、図６と
ともに説明する。下位２ビットを切捨てたアドレス「Ｙ
」により指定されるデータ格納領域４０，４１，４２，
４３　内に配置されるワード境界を跨がないデータ格納
領域のアクセス動作は従来のマイクロコンピュータと全
く同様である。

【００３５】しかし乍ら、ワード境界を跨ぐミスアライ
ンしたデータ格納領域のメモリアクセスを行う場合、ア
ドレスの全３２ビットによりデータ格納領域の先頭バイ
トを指定し、バイトコントロール信号によりデータバス
上の有効なバイトを指定すると、メモリのアクセスは一
度のバスサイクルで完了する。

【００３６】例えば、データ格納領域４２，４３，４４
，４５　のワード境界を跨ぐミスアラインした４バイト
のデータ格納領域をアクセスする場合、３２ビットアド
レス「Ｙ＋２」により前記データ格納領域の先頭バイト
４２を指定するとともに、バイトコントロール信号によ
りデータバス上の全４バイトが有効であることを指定し
て、一度のバスサイクルでデータ格納領域４２，４３，
４４，４５　のアクセスを完了する。

【００３７】図２は、図１に示すメモリと３２ビットＣ
ＰＵ　とを用いた本発明の実施例を示すマイクロコンピ
ュータの要部ブロック図である。３２ビットＣＰＵ　２
５は３２ビットアドレスバス１７を介して３２ビットア
ドレスバス１６と接続されており、また３２ビットデー
タバス２０を介して３２ビットデータバス１９と接続さ
れている。

【００３８】ＣＰＵ　２５はバイトコントロール信号線
２２ａ，２２ｂ，２２ｃ，２２ｄ　を各別に介してアド
レスインクリメント信号生成ブロック２６と接続され、
またバイトコントロール信号線２２ａ，２２ｂ，２２ｃ
，２２ｄ　を各別に介してｍ×１バイト語構成（ｍは自
然数）のメモリブロック２３ａ，２３ｂ，２３ｃ，１５
ｄ　と接続されている。３２ビットアドレスバス１６は
３０ビットアドレスバス１８ａ，１８ｂ，１８ｃ，１８
ｄ　を各別に介してメモリブロック２３ａ，２３ｂ，２
３ｃ，１５ｄと接続されている。

【００３９】メモリブロック２３ａ　はデータバス２１
ａ　によりデータバス１９上のビットＤ０〜Ｄ７に、メ
モリブロック２３ｂ　はデータバス２１ｂ　によりデー
タバス１９上のビットＤ８〜Ｄ１５に、メモリブロック
２３ｃ　はデータバス２１ｃ　によりデータバス１９上
のビットＤ１６　〜Ｄ２３　に、メモリブロック１５ｄ
　はデータバス２１ｄ　によりデータバス１９上のビッ
トＤ２４　〜Ｄ３１　に夫々接続されている。アドレス
バス１６及び１７を最上位ビットから最下位ビットに向
かってアドレスビットＡＤ０，ＡＤ１，…ＡＤ３１とす
ると、アドレス下位ビットＡＤ３０及びＡＤ３１はアド
レスインクリメント信号生成ブロック２６へ与えられる
。

【００４０】アドレスインクリメント信号生成ブロック
２６はアドレスインクリメント信号線２４ａ，２４ｂ，
２４ｃ　を各別に介してメモリブロック２３ａ，２３ｂ
，２３ｃ　と接続されている。メモリブロック２３ａ，
２３ｂ，２３ｃ　に与えられたアドレスインクリメント
信号は、夫々のメモリブロック２３ａ，２３ｂ，２３ｃ
　を構成するメモリのアドレスをインクリメントする信
号として与えられる。図３は図２に示したアドレスイン
クリメント信号生成ブロック２６の機能を示す真理値表
であり、図中「×」は不定値を表している。

【００４１】次にこのように構成した３２ビットＣＰＵ
　を用いたマイクロコンピュータの動作をメモリマップ
の概念図を示す図６とともに説明する。ワード境界を跨
がないデータ格納領域をアクセスする場合は、ＣＰＵ　
２５が発するバイトコントロール信号２２ａ，２２ｂ，
２２ｃ，２２ｄ　とアドレス下位ビットＡＤ３０及びＡ
Ｄ３１との組合せから、アドレスインクリメント信号生
成ブロック２６は図３に示す真理値表に基づいてアドレ
スインクリメント信号２４ａ，２４ｂ，２４ｃ　を出力
しないため、メモリブロック２３ａ，２３ｂ，２３ｃ　
を構成する全メモリのアドレスインクリメント信号１２
　（図１参照）が「Ｌ」レベルになる。それにより図７
に示した従来のマイクロコンピュータと全く同様のメモ
リアクセス動作をする。

【００４２】しかし乍ら、ＣＰＵ　２５がデータ格納領
域４２，４３，４４，４５　のワード境界を跨ぐミスア
ラインした４バイトデータをアクセスする場合、３２ビ
ットアドレス「Ｙ＋２」をアドレスバス１７を介してア
ドレスバス１６に与えるとともに、バイトコントロール
信号２２ａ，２２ｂ，２２ｃ，２２ｄ　を出力する。こ
のようにメモリブロック２３ａ，２３ｂ，２３ｃ，１５
ｄにバイトコントロール信号２２ａ，２２ｂ，２２ｃ，
２２ｄ　が与えられたため、アドレスバス１８ａ，１８
ｂ，１８ｃ，１８ｄ　を介して３２ビットアドレス「Ｙ
＋２」の上位３０ビット「Ｙ／４」を取込み、夫々のメ
モリブロック内アドレスとする。

【００４３】またＣＰＵ　２５からバイトコントロール
信号２２ａ，２２ｂ，２２ｃ，２２ｄ　が出力されたた
めバイトコントロール信号２２ａ，２２ｂ，２２ｃ，２
２ｄ　は全て「１」となり、３２ビットアドレスは「Ｙ
＋２」であるために、アドレス下位ビットＡＤ３０が「
１」、ＡＤ３１が「０」となる。したがって、アドレス
インクリメント信号生成ブロック２６は図３の真理値表
に示したように、アドレスインクリメント信号２４ａ及
び２４ｂ　を出力し、アドレスインクリメント信号２４
ｃ　を出力しない。

【００４４】アドレスインクリメント信号２４ａ　がア
ドレスインクリメント信号生成ブロック２６から出力さ
れたため、メモリブロック２３ａを構成する各メモリの
アドレスインクリメント信号１２が「Ｈ」レベルになり
、取込んだメモリブロック内アドレス「Ｙ／４」に対し
てメモリブロック内アドレス「（Ｙ／４）＋１」に対応
するメモリセルがアクセス可能になる。

【００４５】それにより、メモリブロック２３ａ　はア
ドレス「Ｙ＋４」の１バイトデータ格納領域４４のアク
セスが可能になる。またアドレスインクリメント信号２
４ｂ　がアドレスインクリメント信号生成ブロック２６
から出力されたため、メモリブロック２３ｂもメモリブ
ロック２３ａ　と同様の動作をし、取込んだメモリブロ
ック内アドレス「Ｙ／４」に対してメモリブロック内ア
ドレス「（Ｙ／４）＋１」に対応する１バイトデータ格
納領域４５のアクセスが可能になる。

【００４６】したがってメモリブロック２３ｂ　はメモ
リブロック内アドレス「Ｙ＋５」の１バイトデータ格納
領域４５のアクセスが可能となる。アドレスインクリメ
ント信号２４ｃ　を、アドレスインクリメント信号生成
ブロック２６が出力しないため、メモリブロック２３ｃ
　を構成するメモリのアドレスインクリメント信号１２
は「Ｌ」レベルとなり、取込んだメモリブロック内アド
レス「Ｙ／４」に対応するメモリセルのアクセスが可能
になる。

【００４７】それにより、メモリブロック２３ｃ　はメ
モリブロック内アドレス「Ｙ＋２」の１バイトデータ格
納領域４２のアクセスが可能となる。メモリブロック１
５ｄ　は従来のメモリで構成されているため、取込んだ
メモリブロック内アドレス「Ｙ／４」に対応する１バイ
トデータ格納領域４３のアクセスが可能となる。したが
って、メモリブロック１５ｄ　はメモリブロック内アド
レス「Ｙ＋３」の１バイトデータ格納領域４３のアクセ
スを可能にする。

【００４８】結局、ＣＰＵ　２５は１度のバスサイクル
でデータ格納領域４２，４３，４４，４５　のワード境
界を跨ぐミスアラインした４バイトのデータ格納領域を
アクセスしたことになる。

【００４９】図４は本発明に係るマイクロコンピュータ
の他の実施例を示す要部ブロック図である。図２に示し
たマイクロコンピュータでは、アドレス下位ビットＡＤ
３０及びＡＤ３１とバイトコントロール信号２２ａ，２
２ｂ，２２ｃ，２２ｄ　とに基づいてアドレスインクリ
メント信号２４ａ，２４ｂ，２４ｃ　を出力させている
が、ＣＰＵ　からミスアラインデータアクセス信号を発
するようにして、ワード境界を跨ぐミスアラインしたデ
ータ格納領域をアクセスする場合は、ミスアラインデー
タアクセス信号を発して、発したミスアラインデータア
クセス信号とアドレス下位ビットとを用いて簡単な論理
回路でアドレスインクリメント信号を出力させるように
構成している。

【００５０】ＣＰＵ　２７はミスアラインデータアクセ
ス信号２８を発するようになっており、このミスアライ
ンデータアクセス信号２８はメモリブロック２３ａ　に
アドレスインクリメント信号２４ａ　として与えられ、
またＡＮＤ　回路２９の一入力端子及び３入力ＡＮＤ　
回路３０の第１入力端子へ与えられている。ＡＮＤ　回
路２９の他入力端子及び３入力ＡＮＤ　回路３０の第２
入力端子にはアドレス下位ビットＡＤ３０が与えられて
いる。

【００５１】３入力ＡＮＤ　回路３０の第３入力端子に
はアドレス下位ビットＡＤ３１が与えられている。ＡＮ
Ｄ　回路２９の出力はアドレスインクリメント信号２４
ｂ　としてメモリブロック２３ｂ　へ与えられ、３入力
ＡＮＤ　回路３０の出力は、アドレスインクリメント信
号２４ｃとしてメモリブロック２３ｃ　へ与えられてい
る。３２ビットＣＰＵ　２７は３２ビットアドレスバス
１７を介して３２ビットアドレスバス１６と接続されて
おり、また３２ビットデータバス２０を介して３２ビッ
トデータバス１９と接続されている。

【００５２】アドレスバス１６は３０ビットアドレスバ
ス１８ａ，１８ｂ，１８ｃ，１８ｄ　を各別に介してメ
モリブロック２３ａ，２３ｂ，２３ｃ，１５ｄ　と接続
されている。メモリブロック２３ａ　はデータバス２１
ａ　によりデータバス１９上のビットＤ０〜Ｄ７に、メ
モリブロック２３ｂ　はデータバス２１ｂ　によりデー
タバス１９上のビットＤ８〜Ｄ１５　に、メモリブロッ
ク２３ｃ　はデータバス２１ｃ　によりデータバス１９
上のビットＤ１６　〜Ｄ２３に、メモリブロック１５ｄ
　はデータバス２１ｄ　によりデータバス１９上のビッ
トＤ２４　〜Ｄ３１　に夫々接続されている。

【００５３】次にこのように構成したマイクロコンピュ
ータのメモリアクセス動作を図１とともに説明する。ワ
ード境界を跨がないデータ格納領域をアクセスする場合
は、ＣＰＵ　２７はミスアラインデータアクセス信号２
８を出力せず、ミスアラインデータアクセス信号２８は
「Ｌ」レベルであり、アドレスインクリメント信号２４
ａ，２４ｂ，２４ｃはメモリブロック２３ａ，２３ｂ，
２３ｃ　に与えられない。そのため、メモリブロック２
３ａ，２３ｂ，２３ｃ　を構成する全メモリのアドレス
インクリメント信号１２　（図１参照）が「Ｌ」レベル
になる。したがって、図７に示す従来のマイクロコンピ
ュータと同様のメモリアクセス動作をする。

【００５４】しかし乍ら、ＣＰＵ　２７がワード境界を
跨ぐミスアラインしたデータ格納領域をアクセスする場
合は、ミスアラインデータアクセス信号２８が出力され
、ミスアラインデータアクセス信号２８が「Ｈ」レベル
になる。したがって、アドレスインクリメント信号２４
ａ　は、アドレス下位ビットＡＤ３０及びＡＤ３１に関
係なく「Ｈ」レベルになる。

【００５５】そして、アドレス下位ビットＡＤ３０が「
０」であってアドレス下位ビットＡＤ３１が「１」であ
る場合、アドレスインクリメント信号２４ｂ　及び２４
ｃ　がともに「０」になる。また、アドレス下位ビット
ＡＤ３０が「１」でアドレス下位ビットＡＤ３１が「０
」である場合、アドレスインクリメント信号２４ｂ　は
「１」となり、アドレスインクリメント信号２４ｃ　は
「０」になる。

【００５６】更にアドレス下位ビットＡＤ３０が「１」
であり、アドレス下位ビットＡＤ３１が「１」である場
合、アドレスインクリメント信号２４ｂ　及び２４ｃ　
はともに「１」になる。即ち、図３に示す真理値表によ
り示されるアドレスインクリメント信号２４ａ，２４ｂ
，２４ｃ　の生成と全く同様に、アドレスインクリメン
ト信号２４ａ，２４ｂ，２４ｃ　が出力される。

【００５７】そして図２に示したマイクロコンピュータ
のメモリアクセス動作と同様に、１度のバスサイクルで
ワード境界を跨ぐミスアラインしたデータ格納領域をア
クセスできる。

【００５８】なお、本実施例では、１バイトデータ格納
領域ごとに、１つのアドレスバスを割当て、４バイト幅
のデータバスを介して同時に４バイトデータをアクセス
できるＣＰＵ　について説明したが、一度にアクセスで
きるバイト数は２バイト以上であればよく実施例のバイ
ト数に何ら限定されるものではない。

【００５９】また、動作を正論理で説明したが、負論理
でもよいのは言うまでもない。また本実施例では１つの
データ格納領域に１つのアドレスを割当てたが、２つの
データ格納領域に１つのアドレスを割当ててもよい。

【００６０】

【発明の効果】以上詳述したように、本発明によれば、
ワード境界を跨ぐミスアラインしたデータ格納領域を、
一度のバスサイクルでアクセスできるから、データがミ
スアラインしている場合に、メモリのアクセス回数が増
加せず、プログラムの実行速度が速いマイクロコンピュ
ータを提供できる優れた効果を奏する。

【図面の簡単な説明】

【図１】第１発明及び第２発明に係るマイクロコンピュ
ータのメモリの要部構成を示すブロック図である。

【図２】第３発明に係るマイクロコンピュータの要部構
成を示すブロック図である。

【図３】アドレスインクリメント信号生成ブロックの機
能を示す真理値表である。

【図４】第４発明に係るマイクロコンピュータの要部構
成を示すブロック図である。

【図５】従来のマイクロコンピュータのメモリの要部構
成を示すブロック図である。

【図６】ＣＰＵ　のメモリマップの概念図である。

【図７】従来のマイクロコンピュータの要部構成を示す
ブロック図である。

【符号の説明】

１　　メモリセルアレイ２　　ローデコーダ３　　カラムデコーダ４　　ワード線５　　ビット線６　　メモリセル１０ａ，１０ｂ　　　シフタ１３　　ＡＮＤ　回路１５ｄ　　　メモリブロック２３ａ，２３ｂ，２３ｃ　　　メモリブロック２５　　
ＣＰＵ２６　　アドレスインクリメント信号生成ブロック２７
　　ＣＰＵ２９，３０　　　ＡＮＤ　回路４０〜４７　　データ格納領域

Claims

【特許請求の範囲】

【請求項１】　　メモリのｎバイト（ｎは自然数）のデ
ータ格納領域ごとに１つのアドレスを割当ててあり、２
ｎバイトのデータをＣＰＵ　によりアクセス可能にして
いるマイクロコンピュータにおいて、前記ＣＰＵ　が発
したアドレスをインクリメントする手段と、前記アドレ
スのデータ格納領域及びインクリメントしたアドレスの
データ格納領域を１度のバスサイクルでアクセスする手
段とを備えることを特徴とするマイクロコンピュータ。
【請求項２】　　メモリのｎバイト（ｎは自然数）のデ
ータ格納領域ごとに１つのアドレスを割当ててあり、ワ
ード境界を跨ぐミスアラインしたＫｎバイト（Ｋは２以
上の整数）以上のデータを、ＣＰＵ　により１度のバス
サイクルでアクセス可能にしているマイクロコンピュー
タであって、アクセスすべきデータ格納領域の先頭バイ
トのアドレス全ビットをアドレスバスへ同時出力する手
段と、Ｋｎバイトより大なるデータバス上の有効バイト
を指定する信号を発する手段とを備え、先頭バイトを指
定するとともに有効バイト数を指定して、指定した有効
バイト数のデータ格納領域を、先頭バイトを先頭にアク
セスすべく構成してあることを特徴とするマイクロコン
ピュータ。
【請求項３】　　メモリのｎバイト（ｎは自然数）のデ
ータ格納領域ごとに１つのアドレスを割当ててあり、ワ
ード境界を跨ぐミスアラインしたＫｎバイト（Ｋは２以
上の整数）以上のデータを、ＣＰＵ　により１度のバス
サイクルでアクセス可能にしているマイクロコンピュー
タであって、アクセスすべきデータ格納領域の先頭バイ
トのアドレス全ビットを同時出力する手段と、データが
ミスアラインか否かを表すバイトコントロール信号を発
する手段と、該バイトコントロール信号及び前記先頭バ
イトのアドレス下位ビットに基づいてアドレスインクリ
メント信号を発生させ、アドレス下位ビットで区分され
る複数のメモリブロックへ選択的に与える手段と、前記
先頭バイトのアドレス上位ビットで指定される複数のデ
ータ格納領域のうち、アドレスインクリメント信号が与
えられていないメモリブロックのデータ格納領域及び前
記アドレス上位ビットに１を加えたアドレスで指定され
る複数のデータ格納領域のうち、アドレスインクリメン
ト信号が与えられたメモリブロックのデータ格納領域を
アクセスする手段とを備えることを特徴とするマイクロ
コンピュータ。
【請求項４】　　メモリのｎバイト（ｎは自然数）のデ
ータ格納領域ごとに１つのアドレスを割当ててあり、ワ
ード境界を跨ぐミスアラインしたＫｎバイト（Ｋは２以
上の整数）のデータを、ＣＰＵ　により１度のバスサイ
クルでアクセス可能にしているマイクロコンピュータで
あって、アクセスすべきデータ格納領域の先頭バイトを
指定するためのアドレス全ビットを同時出力する手段と
、ミスアラインしたデータ格納領域のアクセスを指令す
るミスアラインデータアクセス信号を発する手段と、該
ミスアラインデータアクセス信号及び前記先頭バイトの
アドレス下位ビットに基づいてアドレスインクリメント
信号を発生させ、アドレス下位ビットで区分される複数
のメモリブロックへ選択的に与える手段と、前記先頭バ
イトのアドレス上位ビットで指定される複数のデータ格
納領域のうち、アドレスインクリメント信号が与えられ
ていないメモリブロックのデータ格納領域及び前記アド
レス上位ビットに１を加えたアドレスで指定される複数
のデータ格納領域のうち、アドレスインクリメント信号
が与えられたメモリブロックのデータ格納領域をアクセ
スする手段とを備えることを特徴とするマイクロコンピ
ュータ。