JPS6334554B2

JPS6334554B2 -

Info

Publication number: JPS6334554B2
Application number: JP59055939A
Authority: JP
Inventors: Wai Andaason Ratsuseru
Original assignee: Tektronix Inc
Current assignee: Tektronix Inc
Priority date: 1983-03-23
Filing date: 1984-03-23
Publication date: 1988-07-11
Also published as: EP0120525A2; JPS59185083A; EP0120525A3; US4566082A

Description

【発明の詳細な説明】発明の技術分野本発明は、プロセツサ・システムに接続された
メモリ・パツクをアドレス指定する装置に関す
る。

発明の背景パーソナル・コンピユータ、電子測定機器等の
種々の電子機器に、プロセツサ・システムが広く
利用されている。一般にこのプロセツサ・システ
ムは、中央処理装置（CPU）としてのマイクロ
プロセツサと、マイクロプログラムを記憶したリ
ード・オンリ・メモリ（ROM）と、一時記憶装
置としてのランダム・アクセス・メモリ
（RAM）とを具えている。ROMに記憶したマイ
クロプログラムに応じて、CPUは、データ処理
を行ない又はRAM内のプログラムを実行する。
プロセツサ・システムの機能を拡張したり変更し
たりするには、ROMのマイクロコードの変更、
再構成又はRAMのメモリ容量の拡張を行なう。
この目的のためには、メモリ空間を構成するメモ
リ・パツク・システムが有効である。メモリ・パ
ツクは、プロセツサ・システムの本来のROMの
代わりに他のオペレーテイング・システム用マイ
クロプログラムを記憶したROMを具えていた
り、又は単にメモリ容量を増加するためのRAM
を具えていたりする。

第１図は、メモリ・パツクが取付け可能なプロ
セツサ・システムを具えた従来装置を示すブロツ
ク図である。（なお、この図にはバスを１本の線
で書き各分岐を黒丸で示した部分があるが、これ
はＡ０〜Ａ１２を相互接続する意味ではない。第
２及び第３図も同様である。）上述の如く、電子
装置本体すなわちプロセツサ・システム１０は、
メイン・バス１８に接続したCPU１２、ROM１
４及びRAM１６を具えている。このメイン・バ
ス１８は、使用する特定のCPUに合つた適当な
データ線、アドレス線及び制御線を含んでいる。
CPU１２は8080型、Ｚ―80A型等の８ビツト・マ
イクロプロセツサでもよく、この場合、アドレ
ス・バスは16本の線で構成される。更に、システ
ム１０は、バス１８に接続された入力装置として
作用するキーボード２０と、システムの各要素に
クロツク信号を供給するクロツク発生器２２とを
具えている。バス１８に例えばロジツク・アナラ
イザの如き任意の電子機器２４を接続して、
CPU１２によりこれを制御することができる。
システム１０にメモリ・パツク２６を取付けるた
め、システム１０にデータ・コネクタ２８、アド
レス線Ａ０〜Ａ１２用のアドレス・コネクタ３０
及び制御コネクタ３２を設け、これらコネクタ２
８，３０及び３２をバス１８に接続している。こ
の例では、アドレス・コネクタ３０の接点数は13
個なので、メモリ・パツク２６のメモリ容量は８
キロビツト（又は８キロバイト）以下である。

メモリ・パツク２６は、４個の２キロビツト
（又は２キロバイト）メモリ素子３４〜４０と、
デコーダ４２とを具えている。メモリ素子は、
RAM又はROMの集積回路（IC）である。メモ
リ素子３４〜４０からの出力データ線はデータ・
コネクタ２８に接続され、アドレス線はアドレ
ス・コネクタ３０の線Ａ０〜Ａ１０に接続されて
いる。また、コネクタ３０の線Ａ１１及びＡ１２
はデコーダ４２の入力端子Ａ及びＢに接続され、
デコーダ４２の出力端子０，１，２，３はメモリ
素子３４〜４０のイネーブル（可能化）端子Ｅに
接続されている。デコーダ４２は、バス１８から
制御コネクタ３２を介してそのイネーブル端子Ｅ
に供給されるパツク選択信号によりイネーブルさ
れる。デコーダ４２は、メモリ素子３４〜４０の
１つを選択する選択器として作用する。メモリ素
子がRAMの場合は、読出し・書込み制御線が更
に必要である。メモリ・パツク２６は、このよう
にシステム１０に自由に取付け、取外しができる
ものである。

しかし、この従来装置は、ROMを変更したり
RAMを増加したりすることはできるが、メモ
リ・パツク２６がデコーダ４２を含め多くのIC
素子を有しているためパツク２６が大形となりか
さ張る欠点がある。メモリ・パツクが大形である
と、予備のメモリ・パツクの持運びが厄介なばか
りでなく、プロセツサ・システムにもメモリ・パ
ツクを取付けるためのパツクに応じた大きな空間
が必要になる。

発明の目的したがつて、本発明の目的の１つは、プロセツ
サ・システムのプロセツサに結合するメモリ・パ
ツクをアドレス指定する改良されたメモリ・パツ
ク・アドレス指定装置の提供にある。

本発明の他の目的は、メモリ素子選択器をプロ
セツサ・システム内に設け、プロセツサから特定
のアドレス線を介して送られる素子選択信号をメ
モリ・パツク内の信号路を通してメモリ素子選択
器に戻すようにしたメモリ・パツクのアドレス指
定装置の提供にある。

本発明の更に別の目的は、メモリ・パツク内の
素子数を減少できるメモリ・パツク・アドレス指
定装置の提供にある。

本発明の別の目的は、種々の形式及び容量のメ
モリ・パツクを混在させて使用しうるメモリ・パ
ツク・アドレス指定装置の提供にある。

発明の概要本発明のメモリ・パツク・アドレス指定装置に
よれば、メモリ・パツク内で動作する特定のメモ
リすなわち応答するメモリのアドレスは、メモ
リ・パツクの構造によつて決定される。本発明で
は、メモリ・パツク内のメモリ素子を選択するメ
モリ素子選択器（デコーダ）をプロセツサ・シス
テム内に設ける。デコーダへの選択入力信号は、
メモリ・パツク及びプロセツサ・システムを結合
するコネクタを介して、メモリ・パツク内のアド
レス線の一部から供給する。換言すれば、プロセ
ツサ・システムのメイン・バスからのアドレス線
は、アドレス・コネクタを介してメモリ・パツク
内のアドレス線に接続する。そして、メモリ・パ
ツク内のこれらアドレス線の一部をプロセツサ内
のデコーダへの信号返送線として用いる。デコー
ダの出力信号は、プロセツサ・システム及びメモ
リ・パツクを結合するコネクタを介してメモリ・
パツク内のメモリ素子のイネーブル端子に供給す
る。アドレス線とデコーダ入力ととの関係はメモ
リ・パツク内の信号路の構造により決まるので、
プロセツサ・システムに対し種々の大きさ及び形
式のメモリ・パツクを混在させて使用することが
できる。また、本発明によれば、メモリ・パツク
内の素子数を減少できるためメモリ・パツクを小
形にすることができる。

発明の実施例以下、本発明の好適な実施例を示す添付図を参
照して本発明を具体的に説明する。第２Ａ図は、
本発明の第１実施例を示すブロツク図である。こ
の図は、本発明に関連する電子装置本体であるプ
ロセツサ・システム１０の一部及びメモリ・パツ
ク２６のみを示す。システム１０において、メイ
ン・バス１８からの16本のアドレス線Ａ０〜Ａ１
５を16対のアドレス接点Ａ０〜Ａ１５（便宜上同
じ符号を用いる。以下同様とする。）から成るア
ドレス・コネクタ３０の一方のアドレス接点（第
１アドレス接点）に接続し、デコーダ４２の入力
端子Ａ，Ｂ及びＣを３対の返送接点Ｂ０〜Ｂ２か
ら成る返送コネクタ４６の一方の返送接点（第１
返送接点）に接続する。デコーダ４２のイネーブ
ル端子Ｅは、バス１８を介してパツク選択信号を
受け、デコーダ４２の８個の出力端子０〜７は、
８対の選択接点Ｃ０〜Ｃ７から成る選択コネクタ
４８の一方の選択接点（第１選択接点）に接続す
る。Ａ０，Ｂ０及びＣ０はそれぞれ対応するワー
ドの最下位ビツト（LSB）に対応し、Ａ１５，
Ｂ２及びＣ７はこれらのワードの最上位ビツト
（MSB）に対応する。メモリ・パツク２６は、
RAM又はROMでよい４個の２キロビツト（又
は２キロバイト）のメモリ素子３４〜４０を具え
る。各メモリ素子は２キロビツト（又２キロバイ
ト）なので、各メモリ素子をアドレス指定するに
は、それぞれ11本のアドレス線が必要である。よ
つて、メモリ・パツク２６において、メモリ素子
３４〜４０のアドレス端子をアドレス・コネクタ
３０の他方のアドレス接点（第２アドレス接点）
Ａ０〜Ａ１５の中Ａ０〜Ａ１０に接続し、イネー
ブル端子Ｅを選択コネクタ４８の他方の選択接点
（第２選択接点）Ｃ０〜Ｃ３に接続する。メモ
リ・パツク２６は４個のメモリ素子を有するの
で、メモリ素子の１つを選択するには、アドレス
線Ａ１１及びＡ１２を用い本体側より素子選択信
号を返送コネクタ４６を介してデコーダ４２の入
力端子Ａ及びＢに供給すればよい。この場合、残
りのアドレス接点Ａ１３〜Ａ１５は、接触してい
ても信号の送受には無関係である。上記のように
４個のメモリ素子を有するメモリ・パツクのみを
使用し他任意のメモリ・パツクを使用しない装置
にあつては、これら素子選択信号をデコーダ４２
の端子Ａ及びＢに直接供給してもよい。上記のよ
うに構成したシステム１０とメモリ・パツク２６
を各コネクタ３０，４６及び４８を介して結合す
ると、アドレス・コネクタ３０のアドレス接点Ａ
１１及びＡ１２を介して一旦メモリ・パツク２６
内に送られた素子選択信号は、返送コネクタ４６
の返送接点Ｂ０（LSB）及びＢ１を介して再び
システム１０に返送される。使用しない返送接点
Ｂ２は、メモリ・パツク２６内において接地す
る。一般的なメモリに存在するデータ線及び他の
制御線は、本発明に無関係のため省略する。

このように、本発明においては、メモリ・パツ
ク２６をコネクタ３０，４６及び４８によりプロ
セツサ・システム１０に取付けることに注目され
たい。メモリ・パツク２６を取付けると、CPU
１２は、バス１８を介してパツク選択信号をデコ
ーダ４２に供給し、デコーダ４２をイネーブルす
る。アドレス信号Ａ０〜Ａ１５（便宜上アドレス
接点と同じ符号を用いる。以下同様とする。）は、
CPU１２からアドレス・コネクタ３０に供給す
る。アドレス信号Ａ１１及びＡ１２のみが、アド
レス・コネクタ３０、メモリ・パツク２６内の信
号路２１０及び２２０、返送コネクタ４８を介し
てデコーダ４２の入力端子Ａ及びＢに供給され
る。デコーダ４２の入力端子Ｃ（MSB）は、接地
されていて使用されない。デコーダ４２は、アド
レス信号Ａ１１及びＡ１２をデコードし選択コネ
クタ４８の選択接点Ｃ０〜Ｃ３の１つを選択し
て、その論理レベルを「高」にする。この「高」
レベルにより、メモリ素子３４〜４０の１つをイ
ネーブルする。アドレス信号Ａ０〜Ａ１０が各メ
モリ素子におけるアドレスを指定する。上述のよ
うにすれば、メモリ・パツク２６内にデコーダ４
２がなくてもよいので、メモリ・パツク２６に必
要な素子の数が減少し、メモリ・パツク２６を小
形化することができる。返送コネクタ４６は３対
の接点を具え、また選択コネクタ４８は８対の接
点を具えているので、メモリ・パツク２６は最高
８個の異なるメモリ素子を独立に選択できる（第
２Ｂ図参照）。メモリ素子の選択とアドレス信号
との関係がコネクタ４６及び４８間の信号を結合
するメモリ・パツク２６内の結合路に応じて決ま
る点に注意されたい。

第２Ｂ図は、第２Ａ図の第１実施例の他の使用
例を示すブロツク図である。この例においては、
メモリ・パツク２６は、８個の８キロビツト（又
は８キロバイト）のメモリ素子３４〜４０及び５
０〜５６を具える。メモリ素子を選択する素子選
択信号として上位３ビツトのアドレス線Ａ１３〜
Ａ１５を用いるので、メモリ・パツク２６内にお
いて、アドレス・コネクタ３０のアドレス接点Ａ
１３，Ａ１４及びＡ１５をそれぞれ返送コネクタ
４６の返送接点Ｂ０，Ｂ１及びＢ２に接続し、選
択コネクタ４８の選択接点Ｃ０〜Ｃ７をそれぞれ
メモリ素子３４〜４０、及び５０〜５６のイネー
ブル端子Ｅに接続する。コネクタ３０，４６及び
４８とデコーダ４２との接続関係は、第２Ａ図の
場合と同じである。よつて、上記第１実施例にお
いては、メモリ・パツク内のメモリ素子の数が８
個以上ならば、プロセツサ・システム（本体）１
０に異なる種類のメモリ・パツクを取付けること
ができる。

本発明は、アドレス線の本数により決まる数以
上にメモリ容量を拡張するバンク切替技術にも適
用できる。第３図は、本発明の第２実施例を示す
ブロツク図である。プロセツサ・システム１０内
において、コネクタ３０，４６及び４８とデコー
ダ４２との関係は、第２Ａ図及び第２Ｂ図に示し
た第１実施例の場合と同じである。プロセツサ・
システム１０は更に第２のデコーダ（バンク選択
器）５８を具えており、このデコーダ５８は、コ
ネクタ６０、メモリ・パツク２６内の所定の信号
路及びコネクタ６２を介して、バス１８からバン
ク選択信号BS０及びBS１を受ける。デコーダ５
８の出力を４対の接点から成るバンク選択コネク
タ６４に接続する。メモリ・パツク２６は、それ
ぞれ４個の16キロビツト（又は16キロバイト）メ
モリ素子と４個のアンド・ゲートとを有する２個
のメモリ・バンク６６及び６８を具える。14本の
アドレス線Ａ０〜Ａ１３をアドレス・コネクタ３
０のアドレス接点Ａ０〜Ａ１３及び各メモリ素子
のアドレス端子間に接続する。また、アドレス・
コネクタ３０のアドレス接点Ａ１４及びＡ１５を
返送コネクタ４６の返送接点Ｂ０及びＢ１にそれ
ぞれ接続する。アンド・ゲート７０がデコーダ４
２から素子選択信号Ｃ０を受け、且つデコーダ５
８からバンク選択信号Ｄ０を受けると、メモリ素
子３４がイネーブルされる。同様に、素子選択信
号Ｃ１〜Ｃ３及びバンク選択信号Ｄ０に応じて、
アンド・ゲート７２〜７６はメモリ素子３６〜４
０をイネーブルする。また素子選択信号Ｃ０〜Ｃ
３及びバンク選択信号Ｄ１に応じて、アンド・ゲ
ート７８〜８４はメモリ素子５０〜５６をイネー
ブルする。この実施例においても、デコーダ４２
及び５８が共にプロセツサ・システム１０の一部
であり各メモリ・パツクに設けられていないた
め、メモリ・パツクを可能な限り小さくできる点
は、第１実施例と同様である。第３図に示すメモ
リ・パツク２６は、コネクタ６４が４対の接点で
構成されているので、最高４個の選択可能なメモ
リ・バンクを収容できる。

以上、本発明の好適な実施例についてのみ説明
したが、当業者には本発明の要旨を逸脱すること
なく種々の変形が可能であることが理解できるで
あろう。例えば、アドレス・コネクタ及び他のコ
ネクタの接点数は任意所望の数でよく、また、メ
モリ素子選択器及びバンク選択器の入力側にラツ
チ回路を設けてもよい。更に、バンク選択器は、
プロセツサ・バスから直接バンク選択信号を受け
るようにしてもよい。

発明の効果上述の如く、本発明のメモリ・パツク・アドレ
ス指定装置は、メモリ素子選択器すなわちデコー
ダの如き回路を各メモリ・パツク内ではなくプロ
セツサ・システム（電子装置本体）１０内に設け
るので、メモリ・パツク内の素子数を減少でき、
メモリ・パツクを小形化できる。一般に、プロセ
ツサ・システムには、これら付加的な素子を取付
けるに充分な空間がある。また、本発明では、各
メモリ・パツク内の信号路の接続により素子選択
信号を制御するので、多くの異なる形式及びメモ
リ容量のメモリ・パツクを利用できる。

更に、本発明の好適な実施例は、従来構成のメ
モリ・パツクを本発明に用いるメモリ・パツクと
混在させて使用することもできる。例えば、どれ
かのメモリ・パツクが素子選択器を具えている場
合、本発明におけるプロセツサ・システム１０に
はその接続に必要なすべての接点があるので、こ
のメモリ・パツクを利用することができる。ま
た、この場合、本体内のデコーダはこのメモリ・
パツクには使用しないことはいうまでもない。よ
つて、従来のメモリ・パツク、すなわち、それぞ
れ独自のデコーダを有しすべてのメモリ・アドレ
ス線に直接接続するメモリ・パツクに対しても、
本発明を用いることができる。

【図面の簡単な説明】

第１図は従来のメモリ・パツク・アドレス指定
装置を示すブロツク図、第２Ａ図及び第２Ｂ図は
本発明の好適な第１実施例を示すブロツク図、第
３図は本発明の好適な第２実施例を示すブロツク
図である。図において、１０は電子装置本体、２６はメモ
リ・パツク、３４〜４０及び５０〜５６はメモリ
素子、４２はメモリ素子選択器、Ａ０〜Ａ１５は
本体側が第１アドレス接点、パツク側が第２アド
レス接点、Ｂ０〜Ｂ２は本体側が第１返送接点、
パツク側が第２返送接点、Ｃ０〜Ｃ７は本体側が
第１選択接点、パツク側が第２選択接点２１０，
２２０は信号路である。

Claims

【特許請求の範囲】１電子装置本体に接続されたメモリ・パツクの
アドレスを指定する装置において、上記本体には、 (a) アドレス信号を受ける複数の第１アドレス接
点と、 (b) 複数の第１返送接点と、 (c) 該複数の第１返送接点の各々に接続された複
数の入力端子を有するメモリ素子選択器と、 (d) 該選択器の複数の出力端子にそれぞれ接続さ
れた複数の第１選択接点とを設け、上記メモリ・パツクには、 (e) 複数のメモリ素子と、 (f) 該メモリ素子の各々の記憶容量に応じて上記
複数のメモリ素子のアドレス端子に一部が共通
に接続された複数の第２アドレス接点と、 (g) 複数の第２返送接点と、 (h) 上記メモリ素子の記憶容量及び数に応じて上
記複数の第２アドレス接点の余部又はその一部
と上記複数の第２返送接点との間に接続された
複数の信号路と、 (i) 上記複数のメモリ素子のイネーブル端子にそ
れぞれ接続された複数の第２選択接点とを設
け、上記電子装置本体の上記第１アドレス接点、上
記第１返送接点及び上記第１選択接点を上記メモ
リ・パツクの上記第２アドレス接点、上記第２返
送接点及び上記第２選択接点にそれぞれ接続させ
ることを特徴とするメモリ・パツクのアドレス指
定装置。