JPH0279294A - データ長変更可能メモリ - Google Patents
データ長変更可能メモリInfo
- Publication number
- JPH0279294A JPH0279294A JP63232963A JP23296388A JPH0279294A JP H0279294 A JPH0279294 A JP H0279294A JP 63232963 A JP63232963 A JP 63232963A JP 23296388 A JP23296388 A JP 23296388A JP H0279294 A JPH0279294 A JP H0279294A
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- Japan
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- signal
- data
- memory
- bits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、供給されるデータのビット数と送出されるデ
ータのビット数を変更することができるデータ長変更可
能メモリに関する。
ータのビット数を変更することができるデータ長変更可
能メモリに関する。
［従来の技術］
中央処理装置（以下ＣＰＵと略す）と、当該ＣＰＵとメ
モリを介して情報の変換を行なう周辺回路とを有したシ
ステムにおいて、例えば、ＣＰＵが処理するデータは８
ビツトであり、周辺回路が使用するデータは１６ビツト
であるように、ＣＰＵと周辺回路で使用するデ７タ長が
異なる場合が生じる。このような場合、例えば第３図に
示すように、８ビツトの信号を処理するＣＰＵＩより送
出された８ビツトからなるデータは、ＣＰＵＩとデータ
交換するデータバスを介して一担ラッチ回路２ａ及び２
ｂにそれぞれ８ビツトずつ保持される。
モリを介して情報の変換を行なう周辺回路とを有したシ
ステムにおいて、例えば、ＣＰＵが処理するデータは８
ビツトであり、周辺回路が使用するデータは１６ビツト
であるように、ＣＰＵと周辺回路で使用するデ７タ長が
異なる場合が生じる。このような場合、例えば第３図に
示すように、８ビツトの信号を処理するＣＰＵＩより送
出された８ビツトからなるデータは、ＣＰＵＩとデータ
交換するデータバスを介して一担ラッチ回路２ａ及び２
ｂにそれぞれ８ビツトずつ保持される。
そしてラッチ回路２ａ及び２ｂより１６ビツトのデータ
を記憶できるメモリ３へ８ビツトずつデータは送出され
、メモリ３より１６ビツトからなるデータとして周辺回
路４へ送出される。
を記憶できるメモリ３へ８ビツトずつデータは送出され
、メモリ３より１６ビツトからなるデータとして周辺回
路４へ送出される。
又、別例として、第４図に示すように、ＣＰＵ１より送
出された８ビツトからなるデータは、デ呻タバスを介し
て８ビツトからなるデータを記憶するメモリ５ａ及び５
ｂにそれぞれ８ビツトずつ記憶される。そしてメモリ５
ａ及び５ｂより、８ビツトずつ送出されたデータは、１
６ビツトのデータとして周辺回路４へ送出される。
出された８ビツトからなるデータは、デ呻タバスを介し
て８ビツトからなるデータを記憶するメモリ５ａ及び５
ｂにそれぞれ８ビツトずつ記憶される。そしてメモリ５
ａ及び５ｂより、８ビツトずつ送出されたデータは、１
６ビツトのデータとして周辺回路４へ送出される。
ＣＰＵと周辺回路とで使用するデータ長が異なる場合、
以上のように構成することで従来は処理していた。
以上のように構成することで従来は処理していた。
尚、上述した８ビツト又は１６ビツトからなるデータを
記憶する従来のメモリは、通常、高速にデータの読み書
きができるために第５図に示すように、データを記憶す
るメモリアレイ６が左右に配され、その中央部には供給
されるアドレス信号をメモリアレイ６へ送出する信号に
変換するデコーダ７が設けられる。そして、第６図に示
すように、アドレス信号の内、行アドレス信号はＮＡＮ
Ｄ回路８に供給され、ＮＡＮＤ回路８より送出された信
号は、それぞれインバータ９を介して左右に備えられる
メモリアレイ６に延在するワードライン１０へ送出され
る。
記憶する従来のメモリは、通常、高速にデータの読み書
きができるために第５図に示すように、データを記憶す
るメモリアレイ６が左右に配され、その中央部には供給
されるアドレス信号をメモリアレイ６へ送出する信号に
変換するデコーダ７が設けられる。そして、第６図に示
すように、アドレス信号の内、行アドレス信号はＮＡＮ
Ｄ回路８に供給され、ＮＡＮＤ回路８より送出された信
号は、それぞれインバータ９を介して左右に備えられる
メモリアレイ６に延在するワードライン１０へ送出され
る。
［発明が解決しようとする課題］
ところが、前述したように１６ビツトからなるデータを
記憶できるメモリ３を使用する場合は、ラッチ回路２ａ
及び２ｈが必要であり、８ビツトからなるデータを記憶
できるメモリ５ａ及び５ｂを使用する場合は、アドレス
信号用のデコーダ等ら２個必要となることより、集積回
路のチップ面積が増大するという問題点があった。
記憶できるメモリ３を使用する場合は、ラッチ回路２ａ
及び２ｈが必要であり、８ビツトからなるデータを記憶
できるメモリ５ａ及び５ｂを使用する場合は、アドレス
信号用のデコーダ等ら２個必要となることより、集積回
路のチップ面積が増大するという問題点があった。
本発明は上述した問題点を解決するためになされたもの
で、ＣＰＵと周辺回路とにおいて、処理するデータのデ
ータ長が異なってもそれを処理する新たな装置を増加さ
せることなく、ＣＰＵと周辺回路とがアクセス可能なデ
ータ長変更メモリを搗供することを目的とする。
で、ＣＰＵと周辺回路とにおいて、処理するデータのデ
ータ長が異なってもそれを処理する新たな装置を増加さ
せることなく、ＣＰＵと周辺回路とがアクセス可能なデ
ータ長変更メモリを搗供することを目的とする。
［課題を解決するための手段］
本発明は、記憶素子が複数側聞されるメモリアレイ領域
を２つ備え、これらのメモリアレイ領域に延在するワー
ドラインへ７ドレス信号に応じた信号を送出する行デコ
ーダを備えたメモリであって、 供給されるデータのビット数と異なったビット数のデー
タを送出することを指示する信号が供給される信号入力
端子と、 前記信号入力端子から供給される信号に応じて、２つの
メモリアレイ領域ヘアドレス信号に応じた信号を独立し
て送出できる信号逸出回路とを備えたことを特徴とする
。
を２つ備え、これらのメモリアレイ領域に延在するワー
ドラインへ７ドレス信号に応じた信号を送出する行デコ
ーダを備えたメモリであって、 供給されるデータのビット数と異なったビット数のデー
タを送出することを指示する信号が供給される信号入力
端子と、 前記信号入力端子から供給される信号に応じて、２つの
メモリアレイ領域ヘアドレス信号に応じた信号を独立し
て送出できる信号逸出回路とを備えたことを特徴とする
。
［作用］
信号入力端子から供給される信号により信号送出回路は
、２つのメモリアレイ領域のどちらか一方又は両方ヘア
ドレス信号に応じた信号を送出する。したがって両方の
メモリアレイ領域へ信号が送出されたとき、メモリより
送出されるデータのビット数は、どちらか一方のメモリ
アレイ領域に信号が送出されたときに比べ倍のビット数
となる。
、２つのメモリアレイ領域のどちらか一方又は両方ヘア
ドレス信号に応じた信号を送出する。したがって両方の
メモリアレイ領域へ信号が送出されたとき、メモリより
送出されるデータのビット数は、どちらか一方のメモリ
アレイ領域に信号が送出されたときに比べ倍のビット数
となる。
［実施例］
本発明の二実施例を示す第１図において、８ビツト長の
データを処理するＣＰＵ１は、８ビツトからなるデータ
をデータバスを介して本発明のデータ長が変更可能なメ
モリ２０へ送出する。メモリ２０は、供給された８ビツ
トからなるデータをそれぞれパラレルに送出し、計１６
ビツトのデータが周辺回路４へ送出される。
データを処理するＣＰＵ１は、８ビツトからなるデータ
をデータバスを介して本発明のデータ長が変更可能なメ
モリ２０へ送出する。メモリ２０は、供給された８ビツ
トからなるデータをそれぞれパラレルに送出し、計１６
ビツトのデータが周辺回路４へ送出される。
本発明のメモリ２０の行デコーダ部７゛には、第２図に
示すように、ワードライン１０へ信号を送出するＮＯＲ
回路２１ａ及び２１ｂ並びにＮＯＲ回路２２ａ及び２２
ｂを備えている。すなわち行アドレス信号が供給される
ＮＡＮＤ回路８の出力側はＮＯＲ回路２１ａ及び２１ｂ
の入力側の一つに接続され、ＮＯＲ回路２１ａ及び２１
ｂの出力側はそれぞれ左のメモリアレイ６ａ及び右のメ
モリアレイ６ｂへ延在するワードライン１０に接続され
る。
示すように、ワードライン１０へ信号を送出するＮＯＲ
回路２１ａ及び２１ｂ並びにＮＯＲ回路２２ａ及び２２
ｂを備えている。すなわち行アドレス信号が供給される
ＮＡＮＤ回路８の出力側はＮＯＲ回路２１ａ及び２１ｂ
の入力側の一つに接続され、ＮＯＲ回路２１ａ及び２１
ｂの出力側はそれぞれ左のメモリアレイ６ａ及び右のメ
モリアレイ６ｂへ延在するワードライン１０に接続され
る。
又、ＮＯＲ回路２１ａのもう一方の入力端には、ＮＯＲ
回路２２ａの出力側が接続される。ＮＯＲ回路２２ａに
は本メモリの外部より供給されるＳＥＰ信号及びＡ信号
が供給され、ＮＯＲ回路２２ａは、論理動作を行う。Ｎ
ＯＲ回路２１ｂのもう一方の入力側には、ＮＯＲ回路２
２ｂの出力側が接続される。ＮＯＲ回路２２ｂにはＳＥ
Ｐ信号と、インバータ２３を介してＡ信号が供給され、
ＮＯＲ回路２２ｂは論理動作を行なう。
回路２２ａの出力側が接続される。ＮＯＲ回路２２ａに
は本メモリの外部より供給されるＳＥＰ信号及びＡ信号
が供給され、ＮＯＲ回路２２ａは、論理動作を行う。Ｎ
ＯＲ回路２１ｂのもう一方の入力側には、ＮＯＲ回路２
２ｂの出力側が接続される。ＮＯＲ回路２２ｂにはＳＥ
Ｐ信号と、インバータ２３を介してＡ信号が供給され、
ＮＯＲ回路２２ｂは論理動作を行なう。
このように構成することで、メモリ２０の外部よりＨ（
ハイ）レベルのＳＥＰ信号を供給した場合、ＮＯＲ回路
２２ａ及び２２ｂは、Ａ信号のＨレベル又はＬ（ロー）
レベルの信号状態に関係なく、Ｌレベルの信号をＮＯＲ
回路２１ａ及び２１ｂに送出する。よって左右のメモリ
アレイ６ａ及び６ｂに延在するワードラインｌＯの信号
状態は、行アドレス信号が供給されるＮＡＮＤ回路８の
出力信号の変化に対応する。したがって左右のメモリア
レイ６ａ及び６ｂがＸビットから構成されるものならば
、左右それぞれのメモリアレイ６ａ及びｅｂよりＸビッ
トからなるデータがパラレルに送出されることより、本
発明のメモリ２０より送出される信号はＸビットの２倍
のビット数となる。
ハイ）レベルのＳＥＰ信号を供給した場合、ＮＯＲ回路
２２ａ及び２２ｂは、Ａ信号のＨレベル又はＬ（ロー）
レベルの信号状態に関係なく、Ｌレベルの信号をＮＯＲ
回路２１ａ及び２１ｂに送出する。よって左右のメモリ
アレイ６ａ及び６ｂに延在するワードラインｌＯの信号
状態は、行アドレス信号が供給されるＮＡＮＤ回路８の
出力信号の変化に対応する。したがって左右のメモリア
レイ６ａ及び６ｂがＸビットから構成されるものならば
、左右それぞれのメモリアレイ６ａ及びｅｂよりＸビッ
トからなるデータがパラレルに送出されることより、本
発明のメモリ２０より送出される信号はＸビットの２倍
のビット数となる。
一方、しレベルのＳＥＰ信号を供給した場合、Ａ信号の
信号状態によ６すＮＯＲ回路２２ａ及び２２ｂは互いに
異なったレベルの信号を送出し、ＮＯＲ回路２２ａ又は
２２ｂのどちらかは、Ｌレベルの信号をＮＯＲ回路２１
ａ又は２１ｂに送出する。
信号状態によ６すＮＯＲ回路２２ａ及び２２ｂは互いに
異なったレベルの信号を送出し、ＮＯＲ回路２２ａ又は
２２ｂのどちらかは、Ｌレベルの信号をＮＯＲ回路２１
ａ又は２１ｂに送出する。
よってＬ１ノベルの信号が供給されているＮＯＲ回路２
１ａ又は２１ｂに接続するワードライン１０にはＮＡＮ
Ｄ回路８が送出する信号の変化に対応した信号が送出さ
れる。
１ａ又は２１ｂに接続するワードライン１０にはＮＡＮ
Ｄ回路８が送出する信号の変化に対応した信号が送出さ
れる。
言い換えれば、Ａ信号の信号レベルにより左右どちらの
ワードライン１０を作動させるが選択することができる
。したがって本メモリ２ｏには、Ｘビットからなるデー
タを供給することができる。
ワードライン１０を作動させるが選択することができる
。したがって本メモリ２ｏには、Ｘビットからなるデー
タを供給することができる。
このようにＬレベルの、Ｓ Ｅ Ｐ信号を外部より供給
することで本発明のメモリは、例えば左のタモリアレイ
ロａの内、行アドレスにて指定される例えば第２行目に
８ビツトの信号が書き込まれ、同様に行アドレスにて第
２行目が指定され第２行目に同じく８ビツトの信号が書
き込まれ、以下類に第ｎ行０迄データが書き込まれた後
、Ａ信号の信号レベルを変化させ右のメモリアレイ６ｂ
の第１行目より順次同様にデータを書き込むことができ
る。又、ｌワードが１６ビツトからなるデータがＣＰＵ
より送出された場合、左右のメモリアレイ６ａ及び６ｂ
を選択するＡ信号が前記１６ビツトのデータの８ビツト
内に含まれ、例えば上位８ビツトは左のメモリアレイ６
ａの第１行目に書き込まれ、Ａ信号の変化により右のメ
モリアレイ６ｂが選択され、下位８ビツトがメモリアレ
イ６ａと同１じ行である第１行目に書き込まれる。この
ようにして本発明のメモリ２０は、８ビツトずつデータ
を取り込むことができる。
することで本発明のメモリは、例えば左のタモリアレイ
ロａの内、行アドレスにて指定される例えば第２行目に
８ビツトの信号が書き込まれ、同様に行アドレスにて第
２行目が指定され第２行目に同じく８ビツトの信号が書
き込まれ、以下類に第ｎ行０迄データが書き込まれた後
、Ａ信号の信号レベルを変化させ右のメモリアレイ６ｂ
の第１行目より順次同様にデータを書き込むことができ
る。又、ｌワードが１６ビツトからなるデータがＣＰＵ
より送出された場合、左右のメモリアレイ６ａ及び６ｂ
を選択するＡ信号が前記１６ビツトのデータの８ビツト
内に含まれ、例えば上位８ビツトは左のメモリアレイ６
ａの第１行目に書き込まれ、Ａ信号の変化により右のメ
モリアレイ６ｂが選択され、下位８ビツトがメモリアレ
イ６ａと同１じ行である第１行目に書き込まれる。この
ようにして本発明のメモリ２０は、８ビツトずつデータ
を取り込むことができる。
ＨレベルのＳＥＰ信号を供給することで、メモリ２０は
、左右のメモリアレイ６ａ及び６ｂの両方から８ビツト
ずつのデータ、計１６ビツトのデータを周辺回路に送出
することかできる。
、左右のメモリアレイ６ａ及び６ｂの両方から８ビツト
ずつのデータ、計１６ビツトのデータを周辺回路に送出
することかできる。
［発明の効果］
以上詳述したように本発明によれば、二つのメモリアレ
イ領域へ同時に信号送出回路より信号が送出されたとき
、メモリより送出されるデータのビット数は、どちらか
一方のメモリアレイ領域へ信号が送出された場合の前記
データのビット数に比べ２倍となる。したがって例えば
ＣＰＵと周辺回路において１．処理するデータのデータ
長が異なる場合でも、両者は本発明のメモリを介してア
クセスすることができる。又、新たな装置を付加するこ
とがないのでチップ面積が大きくなることもない。
イ領域へ同時に信号送出回路より信号が送出されたとき
、メモリより送出されるデータのビット数は、どちらか
一方のメモリアレイ領域へ信号が送出された場合の前記
データのビット数に比べ２倍となる。したがって例えば
ＣＰＵと周辺回路において１．処理するデータのデータ
長が異なる場合でも、両者は本発明のメモリを介してア
クセスすることができる。又、新たな装置を付加するこ
とがないのでチップ面積が大きくなることもない。
第１図は、本発明のメモリを使用したシステムの一実施
例を示すブロック図、第２図は、本発明のメモリの行デ
コーダ部の回路図、第３図及び第４図は、従来のメモリ
を使用した回路のブロック図、第５図は、従来及び本発
明のメモリの構成を示すブロック図、第６図は、従来の
メモリの行デコーダ部の回路図である。 訃・・ＮＡＮＤ回路、 ６ａ及び６ｂ・・・メモリアレイ、 ｌＯ・・・ワードライン、 ２０・・・メモリ、 ２１ａ及び２１ｂ並びに２２ａ及び２２ｂ−Ｎ。 ８回路、 ２３・・・インバータ。
例を示すブロック図、第２図は、本発明のメモリの行デ
コーダ部の回路図、第３図及び第４図は、従来のメモリ
を使用した回路のブロック図、第５図は、従来及び本発
明のメモリの構成を示すブロック図、第６図は、従来の
メモリの行デコーダ部の回路図である。 訃・・ＮＡＮＤ回路、 ６ａ及び６ｂ・・・メモリアレイ、 ｌＯ・・・ワードライン、 ２０・・・メモリ、 ２１ａ及び２１ｂ並びに２２ａ及び２２ｂ−Ｎ。 ８回路、 ２３・・・インバータ。
Claims (1)
- （１）記憶素子が複数個配されるメモリアレイ領域を２
つ備え、これらのメモリアレイ領域に延在するワードラ
インヘアドレス信号に応じた信号を送出する行デコーダ
を備えたメモリであって、供給されるデータのビット数
と異なったビット数のデータを送出することを指示する
信号が供給される信号入力端子と、 前記信号入力端子から供給される信号に応じて、２つの
メモリアレイ領域へアドレス信号に応じた信号を独立し
て送出できる信号送出回路とを備えたことを特徴とする
データ長変更可能メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232963A JPH0279294A (ja) | 1988-09-16 | 1988-09-16 | データ長変更可能メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232963A JPH0279294A (ja) | 1988-09-16 | 1988-09-16 | データ長変更可能メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0279294A true JPH0279294A (ja) | 1990-03-19 |
Family
ID=16947618
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63232963A Pending JPH0279294A (ja) | 1988-09-16 | 1988-09-16 | データ長変更可能メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0279294A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182233A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 半導体メモリ |
| JP2002251883A (ja) * | 2001-02-23 | 2002-09-06 | Fujitsu Ltd | 半導体記憶装置および情報処理システム |
| JP2003022674A (ja) * | 2001-07-10 | 2003-01-24 | Fujitsu Ltd | 可変設定されるデータ入出力端子とその制御信号端子を有する半導体メモリデバイス |
| JP2007012189A (ja) * | 2005-06-30 | 2007-01-18 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2007012190A (ja) * | 2005-06-30 | 2007-01-18 | Seiko Epson Corp | 集積回路装置及び電子機器 |
| JP2010277620A (ja) * | 2009-05-26 | 2010-12-09 | Elpida Memory Inc | 半導体記憶装置及びこれを備える情報処理システム並びにコントローラ |
-
1988
- 1988-09-16 JP JP63232963A patent/JPH0279294A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07182233A (ja) * | 1993-12-22 | 1995-07-21 | Nec Corp | 半導体メモリ |
| JP2002251883A (ja) * | 2001-02-23 | 2002-09-06 | Fujitsu Ltd | 半導体記憶装置および情報処理システム |
| JP2003022674A (ja) * | 2001-07-10 | 2003-01-24 | Fujitsu Ltd | 可変設定されるデータ入出力端子とその制御信号端子を有する半導体メモリデバイス |
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| JP4661400B2 (ja) * | 2005-06-30 | 2011-03-30 | セイコーエプソン株式会社 | 集積回路装置及び電子機器 |
| JP2010277620A (ja) * | 2009-05-26 | 2010-12-09 | Elpida Memory Inc | 半導体記憶装置及びこれを備える情報処理システム並びにコントローラ |
| US9218871B2 (en) | 2009-05-26 | 2015-12-22 | Ps4 Luxco S.A.R.L. | Semiconductor memory device, information processing system including the same, and controller |
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