JPH10161929A

JPH10161929A - 電子装置

Info

Publication number: JPH10161929A
Application number: JP31610996A
Authority: JP
Inventors: Koichi Tamura; 公一田村; Yuji Nagaoka; 祐二長岡; Atsushi Shishido; 淳宍戸; Masanori Hasumi; 正則羽角; Kinzo Umetsu; 欣三梅津; Mitsuru Onoda; 満小野田; Masayuki Kato; 政幸加藤
Original assignee: Hitachi Ltd; Hitachi Yonezawa Electronics Co Ltd
Current assignee: Hitachi Ltd; Renesas Semiconductor Package and Test Solutions Co Ltd
Priority date: 1996-11-27
Filing date: 1996-11-27
Publication date: 1998-06-19

Abstract

(57)【要約】【課題】選択信号を生成する外付けの半導体装置を不
要とし、アクセス速度を大幅に向上する。【解決手段】マイクロコンピュータ７が初期設定時に
設定を開始するアドレスならびに設定を終了するアドレ
スからなるマッピング用アドレスデータをシリアル信号
によりシリアルインタフェース部４に出力し、アドレス
コンペア用レジスタ５に格納を行い、初期設定を終了す
る。メモリ１とのアクセス時にマイクロコンピュータ７
がアドレスデータを出力すると、アドレス比較部６は、
そのアドレスデータとアドレスコンペア用レジスタ５の
マッピング用アドレスデータとの比較を行い、アドレス
コンペア用レジスタ５に格納されたマッピング用アドレ
スデータの範囲内であると、メモリ１を選択するチップ
セレクト信号ＣＳをメモリ１のコントロール回路に出力
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電子装置に関し、
特に、マイクロコンピュータをサポートする周辺デバイ
スのアクセスの高速化に適用して有効な技術に関するも
のである。

【０００２】

【従来の技術】本発明者が検討したところによれば、マ
イクロコンピュータをサポートする、たとえば、ＲＡＭ
（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）やＲＯ
Ｍ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ）などの周辺デ
バイスである半導体装置を複数個設ける場合には、外部
バスに電気的に接続された、いわゆる、外付けのアドレ
スデコーダをマイクロコンピュータと半導体装置との間
に設け、そのアドレスデコーダによって特定の半導体装
置をセレクトする選択信号であるチップセレクト信号を
生成している。

【０００３】なお、この種の半導体装置について詳しく
述べてある例としては、昭和６２年５月１日、株式会社
ＣＱ出版株式会社発行、中村和夫（著）、「基礎からの
メモリ応用」Ｐ２２があり、この文献には、ＲＡＭにお
けるチップセレクト入力信号について記載されている。

【０００４】

【発明が解決しようとする課題】ところが、上記のよう
なアドレスデコーダによるチップセレクト信号の生成で
は、次のような問題点があることが本発明者により見い
出された。

【０００５】すなわち、アドレスデコーダが外付けであ
るので、このアドレスデコーダの処理時間などが遅延時
間となってしまい、マイクロコンピュータを用いた応用
機器の高速化を妨げるという問題がある。

【０００６】本発明の目的は、選択信号を生成する外付
けの半導体装置を不要とし、アクセス速度を大幅に向上
することのできる電子装置を提供することにある。

【０００７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００８】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【０００９】すなわち、本発明の電子装置は、マッピン
グ用データを生成するマッピングデータ生成手段を設け
た第１の半導体装置と、マッピング用データに基づいて
選択信号を生成する選択信号制御手段を設け、第１の半
導体装置の共通バスに接続され、選択信号により任意に
選択される１つ以上の第２の半導体装置とよりなるもの
である。

【００１０】また、本発明の電子装置は、前記選択信号
制御手段が、第１の半導体装置からシリアル信号により
入出力されるマッピング用データのやり取りを行うシリ
アルインタフェース部と、当該シリアルインタフェース
部に入力されたマッピング用データを格納する比較用レ
ジスタと、当該比較用レジスタに格納されたマッピング
用データとアクセス時に第１の半導体装置から出力され
るアクセスデータとの比較を行い、アクセスデータがマ
ッピング用データの範囲以内であれば選択信号を出力す
るデータ比較部とよりなるものである。

【００１１】さらに、本発明の電子装置は、前記第２の
半導体装置が半導体メモリよりなるものである。

【００１２】以上のことにより、第１の半導体装置と第
２の半導体装置のアクセス時間を大幅に短縮できるの
で、電子装置の処理時間を大幅に短縮することができ
る。

【００１３】また、選択信号を生成する外付けの半導体
装置が不要となるので、部品コストならびに部品数を低
減でき、且つ電子装置のメンテナンス性も向上させるこ
とができる。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００１５】図１は、本発明の一実施の形態によるメモ
リに設けられたチップセレクト制御部のブロック図、図
２は、本発明の一実施の形態によるマイクロコンピュー
タとメモリの接続説明図、図３は、本発明の一実施の形
態によるマイクロコンピュータと複数のメモリの接続説
明図、図４は、本発明の一実施の形態による転送シリア
ルデータのフォーマットの説明図である。

【００１６】本実施の形態において、マイクロコンピュ
ータをサポートする、いわゆる、周辺デバイスであるＳ
ＲＡＭ（ＳｔａｔｉｃＲＡＭ）半導体メモリよりなる
メモリ（第２の半導体装置）１は、データの記憶やデー
タの読み書き、読み出し動作などの動作を行う基本構成
部２ならびに後述するマイクロコンピュータがメモリ１
をセレクトした場合に選択信号であるチップセレクト信
号を生成するチップセレクト制御部（選択信号制御手
段）３によって構成されている。

【００１７】また、チップセレクト制御部３は、シリア
ル信号によるアドレスデータを送受信するインタフェー
スであるシリアルインタフェース部４が設けられてい
る。

【００１８】さらに、チップセレクト制御部３には、ア
ドレスデータを格納するアドレスコンペア用レジスタ
（比較用レジスタ）５が設けられ、シリアルインタフェ
ース部４と電気的に接続されている。

【００１９】また、チップセレクト制御部３には、マイ
クロコンピュータから出力されるアドレスデータとアド
レスコンペア用レジスタ５に格納されたアドレスデータ
との比較を行い、一致すると基本構成部２に設けられた
データの入出力を制御するコントロール回路にチップセ
レクト信号ＣＳとして出力するアドレス比較部（データ
比較部）６が設けられ、前述したコントロール回路およ
びアドレスコンペア用レジスタ５と電気的に接続されて
いる。

【００２０】次に、本実施の形態の作用について説明す
る。

【００２１】まず、電子機器に設けられ、該電子機器の
制御を司るマイクロコンピュータ（第１の半導体装置）
７とメモリ１との接続構成を図２を用いて説明する。

【００２２】マイクロコンピュータ７は、マイクロコン
ピュータ７とメモリ１とによってデータのやり取りを行
うデータバスＤＢ、データの読み出し、書き込みなどの
アクセス時にアドレスを指定するアドレスデータを伝え
るアドレスバスＡＤならびにデータ転送に必要な信号を
伝える制御バスＣＢなどの電子機器のプリント配線基板
に形成された配線である外部バスを介してメモリ１と電
気的に接続されている。

【００２３】また、これらデータバスＤＢ、アドレスバ
スＡＤならびに制御バスＣＢによって共通バスが構成さ
れている。

【００２４】さらに、データバスＤＢを介した信号は、
メモリ１の基本構成部２に入出力され、アドレスバスＡ
Ｄを介した信号は、基本構成部２およびチップセレクト
制御部３に設けられたアドレス比較部６に入力される。

【００２５】また、制御バスＣＢにおいて、データの書
き込みを指示するライト信号ＷＲおよびデータの読み出
しを指示するリード信号ＲＤは、基本構成部２に入力さ
れるように配線されている。

【００２６】さらに、同じく制御バスＣＢにおいて、ク
ロック信号、マイクロコンピュータ７に設けられたデー
タ生成手段８によって生成されるマッピング用データで
あるシリアル信号のアドレスデータは、チップセレクト
制御部３に設けられたシリアルインタフェース部４に入
出力されるように配線されている。

【００２７】ここで、データ生成手段８によるアドレス
データの生成は、ユーザがプログラムによって入力し設
定するものとする。

【００２８】次に、チップセレクト制御部３の処理を説
明する。

【００２９】まず、マイクロコンピュータ７が、電源投
入などの初期設定時に設定を開始するアドレスならびに
設定を終了するアドレスからなるマッピング用アドレス
データをシリアル信号によって制御バスＣＢを介してシ
リアルインタフェース部４に出力する。

【００３０】次に、それらマッピング用アドレスデータ
は、シリアルインタフェース部４を介してアドレスコン
ペア用レジスタ５に格納し、初期設定を終了する。

【００３１】その後、メモリ１とのアクセス時にマイク
ロコンピュータ７がアドレスバスＡＤを介してアドレス
データを出力すると、アドレス比較部６は、そのアドレ
スデータとアドレスコンペア用レジスタ５に格納された
マッピング用アドレスデータとの比較を行い、マイクロ
コンピュータ７から出力されているアドレスデータがア
ドレスコンペア用レジスタ５に格納されたマッピング用
アドレスデータの範囲内であると、メモリ１を選択する
チップセレクト信号ＣＳを前述したコントロール回路に
出力する。

【００３２】次に、電子機器に複数のメモリが用いられ
る場合について説明する。

【００３３】たとえば、１つのマイクロコンピュータ７
と、ＳＲＡＭである３つのメモリ（第２の半導体装置）
１ａ〜１ｃが、図３に示すように、電子機器に設けられ
た場合について説明する。また、これらメモリ１ａ〜１
ｃにおける内部構成は、図１に示すメモリ１と同じ構成
である。

【００３４】まず、マイクロコンピュータ７とメモリ１
ａ〜１ｃを電気的に接続する制御バスＣＢのシリアル信
号によるアドレスデータを伝える配線は、数珠つなぎ、
いわゆる、ディジーチェーン接続が行われるように形成
されている。

【００３５】このディジーチェーン接続は、制御バスＣ
Ｂを介してマイクロコンピュータ７から出力されるシリ
アル信号によるアドレスデータが１つめのメモリ１ａの
シリアルインタフェース部４（図１）に入力され、メモ
リ１ａのシリアルインタフェース部４から出力されたア
ドレスデータが２つめのメモリ１ｂのシリアルインタフ
ェース部４に入力されるように接続されている。

【００３６】また、メモリ１ｂのシリアルインタフェー
ス部４から出力されたアドレスデータが３つめのメモリ
１ｃのシリアルインタフェース部４に入力され、メモリ
１ｂのシリアルインタフェース部４から出力されたアド
レスデータがマイクロコンピュータ７に入力されるよう
に接続されたものである。

【００３７】よって、マイクロコンピュータ７とメモリ
１ｂのアクセスは、メモリ１ａを介して行われることに
なり、マイクロコンピュータ７とメモリ１ｃのアクセス
は、メモリ１ａ，１ｂを介して行われることになる。

【００３８】また、制御バスＣＢを介して入力されるク
ロック信号ＣＫは、それぞれマイクロコンピュータ７、
メモリ１ａ〜１ｃに入力されるように配線されている。

【００３９】ここで、図３においては、制御バスＣＢの
シリアルデータ、クロックを伝える配線だけを図示して
おり、データバスやアドレスバスなどの他の配線は図示
していない。

【００４０】次に、この１つのマイクロコンピュータ７
と３つのメモリ１ａ〜１ｃに設けられたチップセレクト
制御部３（図１）の処理を説明する。

【００４１】まず、ディジーチェーン接続の場合、マイ
クロコンピュータ７と直接接続されているメモリ１ａか
ら順にアクセスされるので、マイクロコンピュータ７
が、電源投入などの初期設定時に所定のフォーマットか
らなる転送シリアルデータ（マッピング用データ）ＴＳ
を制御バスＣＢを介してメモリ１ａのシリアルインタフ
ェース部４に出力する。

【００４２】また、このマッピングデータの生成も前述
と同様にユーザがプログラムによって入力し設定するも
のとする。

【００４３】この転送シリアルデータＴＳは、図４に示
すように、予めフォーマット化されており、たとえば、
初期設定が行われた否かを示すビットと書き込みや読み
出しにエラーがないかを確認するエラービットからなる
ステータスビットＳＢ、設定を開始するアドレスデータ
を格納するスタートアドレスビットＴＢならびに設定を
終了するアドレスデータを格納するエンドアドレスビッ
トＥＢによって構成されている。

【００４４】次に、図２〜図４において、転送シリアル
データＴＳが入力されたメモリ１ａは、チップセレクト
制御部３のアドレスコンペア用レジスタ５にスタートア
ドレスビットＴＢおよびエンドアドレスビットＥＢのア
ドレスデータを格納する。

【００４５】その後、シリアルインタフェース部４が、
ステータスビットＳＢに初期設定が行われたことを示す
データを書き込み、転送シリアルデータＴＳを制御バス
ＣＢを介してメモリ１ｂに出力する。

【００４６】この時、メモリ１ｂにおけるシリアルイン
タフェース部４は、入力された転送シリアルデータＴＳ
のステータスビットＳＢに初期設定が行われたことを示
すデータが書き込まれているか否かを判断する。この場
合、メモリ１ａのシリアルインタフェース部４によって
ステータスビットＳＢに初期設定が行われたことを示す
データが書き込まれているので、転送シリアルデータＴ
Ｓは、そのままシリアルインタフェース部４から制御バ
スＣＢを介してメモリ１ｃに出力される。

【００４７】また、同様に、メモリ１ｃにおいても、シ
リアルインタフェース部４が、入力された転送シリアル
データＴＳのステータスビットＳＢに初期設定が行われ
たことを示すデータが書き込まれているか否かを判断
し、転送シリアルデータＴＳを制御バスＣＢを介してマ
イクロコンピュータ７に出力することによってメモリ１
ａの初期設定が終了となる。また、マイクロコンピュー
タ７は、入力された転送シリアルデータＴＳのステータ
スビットＳＢの設定内容によってメモリ１ａの初期設定
が終了したことを判断する。

【００４８】次に、マイクロコンピュータ７は、メモリ
１ｂの初期設定を行う転送シリアルデータＴＳを制御バ
スＣＢを介してメモリ１ａのシリアルインタフェース部
４に出力する。

【００４９】そして、転送シリアルデータＴＳが入力さ
れたメモリ１ａのシリアルインタフェース部４は、その
まま転送シリアルデータＴＳを制御バスＣＢを介してメ
モリ１ｂのシリアルインタフェース部４に出力する。

【００５０】ここで、マイクロコンピュータ７から出力
されたメモリ１ｂの初期設定を行う転送シリアルデータ
ＴＳは、ステータスビットＳＢが初期設定が行われてい
ないことを示すデータとなっているが、たとえば、初期
設定されたことを示すビットを所定のレジスタに設定す
ることによって、すでに初期設定されているとメモリ１
ａのシリアルインタフェース部４が判断し、そのまま転
送シリアルデータＴＳをメモリ１ｂに出力する。

【００５１】次に、転送シリアルデータＴＳが入力され
たメモリ１ｂは、チップセレクト制御部３のアドレスコ
ンペア用レジスタ５にスタートアドレスビットＴＢおよ
びエンドアドレスビットＥＢのアドレスデータを格納し
た後、シリアルインタフェース部４がステータスビット
ＳＢに初期設定が行われたことを示すデータを書き込
み、転送シリアルデータＴＳを制御バスＣＢを介してメ
モリ１ｃに出力する。

【００５２】そして、メモリ１ｃのシリアルインタフェ
ース部４は、入力された転送シリアルデータＴＳのステ
ータスビットＳＢに初期設定が行われたことを示すデー
タが書き込まれているか否かを判断し、同じく転送シリ
アルデータＴＳをシリアルインタフェース部４から制御
バスＣＢを介してメモリマイクロコンピュータ７に出力
する。

【００５３】また、同様に、メモリ１ｃにおいても、同
様に、マイクロコンピュータ７から出力された転送シリ
アルデータＴＳは、メモリ１ａ、１ｂを介してメモリ１
ｃに入力され、初期設定が行われることになる。

【００５４】そして、マイクロコンピュータ７がアクセ
ス時にアドレスバスを介してアドレスデータを出力する
と、アドレス比較部６が、そのアドレスデータとアドレ
スコンペア用レジスタ５に格納されたマッピング用アド
レスデータとの比較を行い、マイクロコンピュータ７か
ら出力されているアドレスデータがアドレスコンペア用
レジスタ５に格納されたマッピング用アドレスデータの
範囲内であると、該当するメモリを選択するチップセレ
クト信号ＣＳをメモリ１ａ〜１ｃのアドレス比較器６が
前述したコントロール回路に出力する。

【００５５】それにより、本実施の形態によれば、チッ
プセレクト制御部３をメモリ１〜１ｃに設けることによ
り、チップセレクト信号を生成する外付けの半導体装置
が不要となり、大幅にアクセス時間を短縮することがで
きる。

【００５６】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることはいうまでも
ない。

【００５７】たとえば、前記実施の形態においては、マ
イクロコンピュータをサポートする周辺デバイスとして
ＳＲＡＭのメモリにチップセレクト制御部を設けた場合
について記載したが、周辺デバイスとしては、ＤＲＡＭ
（ＤｙｎａｍｉｃＲＡＭ）、ＲＯＭ（ＲｅａｄＯｎ
ｌｙＭｅｍｏｒｙ）などのさまざまなメモリやシリア
ルインタフェースなどの通信用デバイスならびにスレー
ブプロセッサなどのマイクロコンピュータに共通バスを
用いて接続でき、チップセレクト信号によって動作を行
う周辺デバイスにチップセレクト制御部を設けることに
よっても大幅にアクセス時間を短縮することができる。

【００５８】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５９】（１）本発明によれば、第１の半導体装置
と第２の半導体装置のアクセス時間を大幅に短縮するこ
とができる。

【００６０】（２）また、本発明では、上記（１）によ
り、電子装置の処理速度を高速化させることができる。

【００６１】（３）さらに、本発明においては、選択信
号を生成する外付けの半導体装置が不要となるので、部
品コストならびに部品数を低減でき、且つ電子装置のメ
ンテナンス性、生産性も向上させることができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態によるメモリに設けられ
たチップセレクト制御部のブロック図である。

【図２】本発明の一実施の形態によるマイクロコンピュ
ータとメモリの接続説明図である。

【図３】本発明の一実施の形態によるマイクロコンピュ
ータと複数のメモリの接続説明図である。

【図４】本発明の一実施の形態による転送シリアルデー
タのフォーマットの説明図である。

【符号の説明】

１〜１ｃメモリ（第２の半導体装置）２基本構成部３チップセレクト制御部（選択信号制御手段）４シリアルインタフェース部５アドレスコンペア用レジスタ（比較用レジスタ）６アドレス比較部（データ比較部）７マイクロコンピュータ（第１の半導体装置）８データ生成手段ＣＳチップセレクト信号ＤＢデータバスＡＤアドレスバスＣＢ制御バスＴＳ転送シリアルデータＳＢステータスビットＴＢスタートアドレスビットＥＢエンドアドレスビット

───────────────────────────────────────────────────── フロントページの続き (72)発明者宍戸淳山形県米沢市大字花沢字八木橋東３の3274 日立米沢電子株式会社内 (72)発明者羽角正則山形県米沢市大字花沢字八木橋東３の3274 日立米沢電子株式会社内 (72)発明者梅津欣三山形県米沢市大字花沢字八木橋東３の3274 日立米沢電子株式会社内 (72)発明者小野田満山形県米沢市大字花沢字八木橋東３の3274 日立米沢電子株式会社内 (72)発明者加藤政幸山形県米沢市大字花沢字八木橋東３の3274 日立米沢電子株式会社内

Claims

【特許請求の範囲】

【請求項１】マッピング用データを生成するデータ生
成手段を設けた第１の半導体装置と、マッピング用デー
タに基づいて選択信号を生成する選択信号制御手段を設
け、前記第１の半導体装置の共通バスに接続され、選択
信号により任意に選択される１つ以上の第２の半導体装
置とよりなることを特徴とする電子装置。
【請求項２】請求項１記載の電子装置において、前記選択信号制御手段が、前記第１の半導体装置からシリアル信号により入出力さ
れるマッピング用データのやり取りを行うシリアルイン
タフェース部と、前記シリアルインタフェース部に入力された前記マッピ
ング用データを格納する比較用レジスタと、前記比較用レジスタに格納された前記マッピング用デー
タとアクセス時に前記第１の半導体装置から出力される
アクセスデータとの比較を行い、前記アクセスデータが
前記マッピング用データの範囲以内であれば選択信号を
出力するデータ比較部とよりなることを特徴とする電子
装置。
【請求項３】請求項１または２記載の電子装置におい
て、前記第２の半導体装置が、半導体メモリであること
を特徴とする電子装置。