JPH11328089A - Ｐｃｉバスインタフェース用デバイスにおけるｉｄ情報書き込み回路 - Google Patents
Ｐｃｉバスインタフェース用デバイスにおけるｉｄ情報書き込み回路Info
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- JPH11328089A JPH11328089A JP15057898A JP15057898A JPH11328089A JP H11328089 A JPH11328089 A JP H11328089A JP 15057898 A JP15057898 A JP 15057898A JP 15057898 A JP15057898 A JP 15057898A JP H11328089 A JPH11328089 A JP H11328089A
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Abstract
(57)【要約】
【課題】ＰＣＩインタフェース用デバイスに複数の任意
のＩＤ情報を設定可能とする回路の提供。 【解決手段】ホストからのＰＣＩインタフェースのコン
フィグレーションサイクルが始まる前にＰＣＩバスイン
タフェース用デバイスにおけるベンダーＩＤ、サブシス
テムＩＤ、サブシステムベンダーＩＤ等の各ＩＤ情報を
格納するレジスタへのＩＤ情報を記憶手段から読み出し
て設定する手段を備え、ホストはＰＣＩインタフェース
のコンフィグレーションサイクルにおいて前記設定され
たＩＤ情報を認識する。また各ＩＤ情報をＰＣＩインタ
フェースを介して設定するためのＩＤ書き込み用レジス
タと、ＩＤ書き込み用レジスタに値が設定された際に前
記記憶手段の所定領域に前記値を記憶するように制御す
る手段を備える。
のＩＤ情報を設定可能とする回路の提供。 【解決手段】ホストからのＰＣＩインタフェースのコン
フィグレーションサイクルが始まる前にＰＣＩバスイン
タフェース用デバイスにおけるベンダーＩＤ、サブシス
テムＩＤ、サブシステムベンダーＩＤ等の各ＩＤ情報を
格納するレジスタへのＩＤ情報を記憶手段から読み出し
て設定する手段を備え、ホストはＰＣＩインタフェース
のコンフィグレーションサイクルにおいて前記設定され
たＩＤ情報を認識する。また各ＩＤ情報をＰＣＩインタ
フェースを介して設定するためのＩＤ書き込み用レジス
タと、ＩＤ書き込み用レジスタに値が設定された際に前
記記憶手段の所定領域に前記値を記憶するように制御す
る手段を備える。
Description
【０００１】
【発明の属する技術分野】本発明は、情報処理装置にお
ける入出力装置の制御方式に関し、特にＰＣＩバスイン
タフェース用デバイスにおけるＩＤ情報書き込み回路に
関する。
ける入出力装置の制御方式に関し、特にＰＣＩバスイン
タフェース用デバイスにおけるＩＤ情報書き込み回路に
関する。
【０００２】
【従来の技術】ＰＣＩ（periheral component intercon
nect）バスにおけるコンフィギュレーション（configur
ation：コンフィグレーション）レジスタのデバイスＩ
Ｄ、ベンダーＩＤ、サブシステムＩＤ、サブシステムベ
ンダーＩＤは、ＰＣＩバス用ＬＳＩに初期設定された値
が、パソコン等のコンピュータのＰＣＩインタフェース
のコンフィギュレーションサイクル時に読み出される構
成とされている。なお、ＰＣＩバスに接続するデバイス
は、デバイスの特性、種類、動作方式などを設定する為
のコンフィギュレーションレジスタを有し、このレジス
タ群にアクセスする為のアドレス空間がコンフィギュレ
ーションアドレス空間であり、このアドレス空間にアク
セスする為のＰＣＩバスサイクルをコンフィギュレーシ
ョンバスサイクルという。
nect）バスにおけるコンフィギュレーション（configur
ation：コンフィグレーション）レジスタのデバイスＩ
Ｄ、ベンダーＩＤ、サブシステムＩＤ、サブシステムベ
ンダーＩＤは、ＰＣＩバス用ＬＳＩに初期設定された値
が、パソコン等のコンピュータのＰＣＩインタフェース
のコンフィギュレーションサイクル時に読み出される構
成とされている。なお、ＰＣＩバスに接続するデバイス
は、デバイスの特性、種類、動作方式などを設定する為
のコンフィギュレーションレジスタを有し、このレジス
タ群にアクセスする為のアドレス空間がコンフィギュレ
ーションアドレス空間であり、このアドレス空間にアク
セスする為のＰＣＩバスサイクルをコンフィギュレーシ
ョンバスサイクルという。
【０００３】
【発明が解決しようとする課題】初期値は１つに限られ
るか、もしくは端子設定により限定された数の設定に限
られていた上、ＬＳＩ開発後に、ＩＤの設定を変更する
ことは不可能であった。
るか、もしくは端子設定により限定された数の設定に限
られていた上、ＬＳＩ開発後に、ＩＤの設定を変更する
ことは不可能であった。
【０００４】このため、同一のデバイスで複数の任意Ｉ
Ｄを有することは不可能であった。
Ｄを有することは不可能であった。
【０００５】したがって、本発明は、上記の問題点に鑑
みてなされたものであって、その目的は、ＰＣＩインタ
フェースのコンフィギュレーションサイクルが始まる前
に行い、デバイスＩＤ、ベンダーＩＤ、サブシステムＩ
Ｄ、サブシステムベンダーＩＤ等の変更が容易に行える
ことにより、同一のデバイスで複数のＩＤを持つことが
可能とするＩＤ番号書き込み回路を提供することにあ
る。
みてなされたものであって、その目的は、ＰＣＩインタ
フェースのコンフィギュレーションサイクルが始まる前
に行い、デバイスＩＤ、ベンダーＩＤ、サブシステムＩ
Ｄ、サブシステムベンダーＩＤ等の変更が容易に行える
ことにより、同一のデバイスで複数のＩＤを持つことが
可能とするＩＤ番号書き込み回路を提供することにあ
る。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、コンピュータ側からバスインタフェースを介して所
定のバスサイクルにてデバイスの固有情報を格納したレ
ジスタがアクセスされるデバイスにおいて、前記バスサ
イクル開始前に、記憶手段に格納された固有情報を読み
出して前記レジスタに設定する手段を備え、前記バスサ
イクルにおいて前記設定されたレジスタの値が認識され
る、ように構成してなるものである。本発明において
は、前記コンピュータ側から受け取った固有情報を前記
記憶手段に書き込む手段を備える。
め、コンピュータ側からバスインタフェースを介して所
定のバスサイクルにてデバイスの固有情報を格納したレ
ジスタがアクセスされるデバイスにおいて、前記バスサ
イクル開始前に、記憶手段に格納された固有情報を読み
出して前記レジスタに設定する手段を備え、前記バスサ
イクルにおいて前記設定されたレジスタの値が認識され
る、ように構成してなるものである。本発明において
は、前記コンピュータ側から受け取った固有情報を前記
記憶手段に書き込む手段を備える。
【０００７】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、ＰＣＩインタフェース用デバイスが、ホスト（パソ
コン）側からのＰＣＩインタフェースのコンフィギュレ
ーションサイクルが始まる前に、ＰＣＩバスインタフェ
ース用デバイスにおけるベンダーＩＤ、サブシステムＩ
Ｄ、サブシステムベンダーＩＤ等の各ＩＤ情報を格納す
るレジスタへのＩＤ情報を記憶手段から読み出して設定
する手段を備え、ホスト側では、ＰＣＩインタフェース
のコンフィギュレーションサイクルにおいて前記設定さ
れたＩＤ情報をホスト側で認識する、ようにしたもので
ある。すなわち、図１を参照すると、パソコン等コンピ
ュータのＰＣＩインタフェース（２）がコンフィギュレ
ーションレジスタ（３）に対して、コンフィギュレーシ
ョンサイクルを開始する前に、ＣＰＵ（４）、メモリ
（５）、デコーダ（６）により、コンフィギュレーショ
ンレジスタ（３）のデバイスＩＤ用レジスタ（７）、ベ
ンダーＩＤ用レジスタ（８）、サブシステムＩＤ用レジ
スタ（９）、サブシステムベンダーＩＤ用レジスタ（１
０）に任意のＩＤ番号が書き込まれる。ホストのＰＣＩ
インタフェース（２）によって、コンフィギュレーショ
ンサイクルが開始され、デバイスＩＤ、ベンダーＩＤ、
サブシステムＩＤ、サブシステムベンダーＩＤがパソコ
ンに認識されるときは前述の任意のＩＤが認識される。
に説明する。本発明は、その好ましい実施の形態におい
て、ＰＣＩインタフェース用デバイスが、ホスト（パソ
コン）側からのＰＣＩインタフェースのコンフィギュレ
ーションサイクルが始まる前に、ＰＣＩバスインタフェ
ース用デバイスにおけるベンダーＩＤ、サブシステムＩ
Ｄ、サブシステムベンダーＩＤ等の各ＩＤ情報を格納す
るレジスタへのＩＤ情報を記憶手段から読み出して設定
する手段を備え、ホスト側では、ＰＣＩインタフェース
のコンフィギュレーションサイクルにおいて前記設定さ
れたＩＤ情報をホスト側で認識する、ようにしたもので
ある。すなわち、図１を参照すると、パソコン等コンピ
ュータのＰＣＩインタフェース（２）がコンフィギュレ
ーションレジスタ（３）に対して、コンフィギュレーシ
ョンサイクルを開始する前に、ＣＰＵ（４）、メモリ
（５）、デコーダ（６）により、コンフィギュレーショ
ンレジスタ（３）のデバイスＩＤ用レジスタ（７）、ベ
ンダーＩＤ用レジスタ（８）、サブシステムＩＤ用レジ
スタ（９）、サブシステムベンダーＩＤ用レジスタ（１
０）に任意のＩＤ番号が書き込まれる。ホストのＰＣＩ
インタフェース（２）によって、コンフィギュレーショ
ンサイクルが開始され、デバイスＩＤ、ベンダーＩＤ、
サブシステムＩＤ、サブシステムベンダーＩＤがパソコ
ンに認識されるときは前述の任意のＩＤが認識される。
【０００８】さらに、本発明の実施の形態においては、
ＰＣＩインタフェース用デバイスの各ＩＤ情報をホスト
側からＰＣＩインタフェースを介して設定するためのＩ
Ｄ書き込み用レジスタを備え、このＩＤ書き込み用レジ
スタに値が設定された際に、前記記憶手段の所定領域に
設定された値を記憶するように制御する手段を備える。
ＰＣＩインタフェース用デバイスの各ＩＤ情報をホスト
側からＰＣＩインタフェースを介して設定するためのＩ
Ｄ書き込み用レジスタを備え、このＩＤ書き込み用レジ
スタに値が設定された際に、前記記憶手段の所定領域に
設定された値を記憶するように制御する手段を備える。
【０００９】このように、本発明の実施の形態において
は、ＰＣＩバスインタフェース用デバイスにおけるデバ
イスＩＤ、ベンダーＩＤ、サブシステムＩＤ、サブシス
テムベンダーＩＤ等の書き込みを、コンピュータのＰＣ
Ｉインタフェースのコンフィギュレーションサイクルが
始まる前に行い、デバイスＩＤ、ベンダーＩＤ、サブシ
ステムＩＤ、サブシステムベンダーＩＤ等の変更が容易
に行えるようにしたことにより、同一のデバイスで複数
のＩＤを持つことを可能としている。
は、ＰＣＩバスインタフェース用デバイスにおけるデバ
イスＩＤ、ベンダーＩＤ、サブシステムＩＤ、サブシス
テムベンダーＩＤ等の書き込みを、コンピュータのＰＣ
Ｉインタフェースのコンフィギュレーションサイクルが
始まる前に行い、デバイスＩＤ、ベンダーＩＤ、サブシ
ステムＩＤ、サブシステムベンダーＩＤ等の変更が容易
に行えるようにしたことにより、同一のデバイスで複数
のＩＤを持つことを可能としている。
【００１０】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図１は、本発明の一実施例における
ＰＣＩバスインタフェース用デバイスにおけるＩＤ番号
書き込み回路の構成を示す図である。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図１は、本発明の一実施例における
ＰＣＩバスインタフェース用デバイスにおけるＩＤ番号
書き込み回路の構成を示す図である。
【００１１】図１において、１はＩＤ番号書き込み回
路、２はパソコンのＰＣＩインタフェースを、３はコン
フィギュレーションレジスタ、４はＣＰＵ、５はメモ
リ、６はデコーダ、７、８、９、１０はコンフィギュレ
ーションレジスタ５の中の読み・書き可能なレジスタで
あるデバイスＩＤ用レジスタ、ベンダーＩＤ用レジス
タ、サブシステムＩＤ用レジスタ、サブシステムベンダ
ーＩＤ用レジスタをそれぞれ示している。
路、２はパソコンのＰＣＩインタフェースを、３はコン
フィギュレーションレジスタ、４はＣＰＵ、５はメモ
リ、６はデコーダ、７、８、９、１０はコンフィギュレ
ーションレジスタ５の中の読み・書き可能なレジスタで
あるデバイスＩＤ用レジスタ、ベンダーＩＤ用レジス
タ、サブシステムＩＤ用レジスタ、サブシステムベンダ
ーＩＤ用レジスタをそれぞれ示している。
【００１２】１２はＩＤ番号書き込み回路３が持つＩ／
Ｏアドレスであり、１３はＩＤ番号書き込み回路３が持
つＩ／Ｏアドレスの中のＩＤ設定レジスタである。
Ｏアドレスであり、１３はＩＤ番号書き込み回路３が持
つＩ／Ｏアドレスの中のＩＤ設定レジスタである。
【００１３】２１はＰＣＩバス、２２はアドレスバス、
２３はデータバス、２４は割り込み信号、３１〜３５は
選択信号をそれぞれ示している。
２３はデータバス、２４は割り込み信号、３１〜３５は
選択信号をそれぞれ示している。
【００１４】パソコンのＰＣＩインタフェース２は、コ
ンフィギュレーションレジスタ３とＰＣＩバス２１で接
続されている。コンフィギュレーションレジスタ３の中
のデバイスＩＤ用レジスタ７、ベンダーＩＤ用レジスタ
８、サブシステムＩＤ用レジスタ９、サブシステムベン
ダーＩＤ用レジスタ１０はＰＣＩバス２１を通して読み
出しが可能である。
ンフィギュレーションレジスタ３とＰＣＩバス２１で接
続されている。コンフィギュレーションレジスタ３の中
のデバイスＩＤ用レジスタ７、ベンダーＩＤ用レジスタ
８、サブシステムＩＤ用レジスタ９、サブシステムベン
ダーＩＤ用レジスタ１０はＰＣＩバス２１を通して読み
出しが可能である。
【００１５】また、パソコンのＰＣＩインタフェース２
はＰＣＩバス２１によって、ＩＤ番号書き込み回路３が
持つＩ／Ｏアドレス１２の中のＩＤ設定レジスタ１３に
接続されている。ＰＣＩインタフェース２の通常のＩ／
Ｏアドレスの書き込みによって、パソコンはＩＤ設定レ
ジスタ１３への書き込みが可能である。
はＰＣＩバス２１によって、ＩＤ番号書き込み回路３が
持つＩ／Ｏアドレス１２の中のＩＤ設定レジスタ１３に
接続されている。ＰＣＩインタフェース２の通常のＩ／
Ｏアドレスの書き込みによって、パソコンはＩＤ設定レ
ジスタ１３への書き込みが可能である。
【００１６】ＣＰＵ４は、アドレスバス２２によって、
メモリ５とデコーダ６に接続されており、データバス２
３によって、メモリ５とコンフィギュレーションレジス
タ３のデバイスＩＤ用レジスタ７、ベンダーＩＤ用レジ
スタ８、サブシステムＩＤ用レジスタ９、サブシステム
ベンダーＩＤ用レジスタ１０と、ＩＤ番号書き込み回路
３が持つＩ／Ｏアドレス１２の中のＩＤ設定レジスタ１
３とにそれぞれ接続されいる。
メモリ５とデコーダ６に接続されており、データバス２
３によって、メモリ５とコンフィギュレーションレジス
タ３のデバイスＩＤ用レジスタ７、ベンダーＩＤ用レジ
スタ８、サブシステムＩＤ用レジスタ９、サブシステム
ベンダーＩＤ用レジスタ１０と、ＩＤ番号書き込み回路
３が持つＩ／Ｏアドレス１２の中のＩＤ設定レジスタ１
３とにそれぞれ接続されいる。
【００１７】デコーダ６は、ＣＰＵ６が出力したアドレ
スをデコードし、選択信号３１〜３５を出力する。選択
信号３１〜３５はそれぞれ、コンフィギュレーションレ
ジスタ３の中のデバイスＩＤ用レジスタ７、ベンダーＩ
Ｄ用レジスタ８、サブシステムＩＤ用レジスタ９、サブ
システムベンダーＩＤ用レジスタ１０、Ｉ／Ｏアドレス
１２の中のＩＤ設定レジスタ１３に接続される。
スをデコードし、選択信号３１〜３５を出力する。選択
信号３１〜３５はそれぞれ、コンフィギュレーションレ
ジスタ３の中のデバイスＩＤ用レジスタ７、ベンダーＩ
Ｄ用レジスタ８、サブシステムＩＤ用レジスタ９、サブ
システムベンダーＩＤ用レジスタ１０、Ｉ／Ｏアドレス
１２の中のＩＤ設定レジスタ１３に接続される。
【００１８】Ｉ／Ｏアドレス１２の中のＩＤ設定レジス
タ１３は、割り込み信号２４によって、ＣＰＵ４に接続
されている。ＩＤ設定レジスタ１３は、レジスタに書き
込みがなされた際に、ＣＰＵ４に対して、割り込み信号
２４を出力する。
タ１３は、割り込み信号２４によって、ＣＰＵ４に接続
されている。ＩＤ設定レジスタ１３は、レジスタに書き
込みがなされた際に、ＣＰＵ４に対して、割り込み信号
２４を出力する。
【００１９】以上の構成により、ＣＰＵ４は、メモリ５
内のデータを、コンフィギュレーションレジスタ３のデ
バイスＩＤ用レジスタ７、ベンダーＩＤ用レジスタ８、
サブシステムＩＤ用レジスタ９、サブシステムベンダー
ＩＤ用レジスタ１０に書き込むことができ、またＩ／Ｏ
アドレス１２の中のＩＤ設定レジスタ１３に、パソコン
がＰＣＩインタフェース２を介して書き込んだデータを
ＣＰＵ４が読み込んで、メモリ５に書き込むことができ
る。
内のデータを、コンフィギュレーションレジスタ３のデ
バイスＩＤ用レジスタ７、ベンダーＩＤ用レジスタ８、
サブシステムＩＤ用レジスタ９、サブシステムベンダー
ＩＤ用レジスタ１０に書き込むことができ、またＩ／Ｏ
アドレス１２の中のＩＤ設定レジスタ１３に、パソコン
がＰＣＩインタフェース２を介して書き込んだデータを
ＣＰＵ４が読み込んで、メモリ５に書き込むことができ
る。
【００２０】次に本発明の一実施例の動作について説明
する。
する。
【００２１】図１を参照すると、パソコンのＰＣＩイン
タフェース２がコンフィギュレーションレジスタ３に対
して、コンフィギュレーションサイクルを開始する前
に、ＣＰＵ４は、メモリ５の中にプログラムの一部とし
て記憶された、デバイスＩＤ、ベンダーＩＤ、サブシス
テムＩＤ、サブシステムベンダーＩＤのデータを読み出
す。次にＣＰＵ４は、デコーダ６を介して、コンフィギ
ュレーションレジスタ３の中のデバイスＩＤ用レジスタ
７、ベンダーＩＤ用レジスタ８、サブシステムＩＤ用レ
ジスタ９、サブシステムベンダーＩＤ用レジスタ１０を
順次選択し、メモリ５から読み出したデータを書き込ん
でいく。
タフェース２がコンフィギュレーションレジスタ３に対
して、コンフィギュレーションサイクルを開始する前
に、ＣＰＵ４は、メモリ５の中にプログラムの一部とし
て記憶された、デバイスＩＤ、ベンダーＩＤ、サブシス
テムＩＤ、サブシステムベンダーＩＤのデータを読み出
す。次にＣＰＵ４は、デコーダ６を介して、コンフィギ
ュレーションレジスタ３の中のデバイスＩＤ用レジスタ
７、ベンダーＩＤ用レジスタ８、サブシステムＩＤ用レ
ジスタ９、サブシステムベンダーＩＤ用レジスタ１０を
順次選択し、メモリ５から読み出したデータを書き込ん
でいく。
【００２２】パソコンのＰＣＩインタフェース２によっ
て、コンフィギュレーションサイクルが開始され、デバ
イスＩＤ、ベンダーＩＤ、サブシステムＩＤ、サブシス
テムベンダーＩＤがパソコンで認識されるときは、先に
書き込まれた各ＩＤが認識される。
て、コンフィギュレーションサイクルが開始され、デバ
イスＩＤ、ベンダーＩＤ、サブシステムＩＤ、サブシス
テムベンダーＩＤがパソコンで認識されるときは、先に
書き込まれた各ＩＤが認識される。
【００２３】また、メモリ５に、電気的に書き込みが可
能で不揮発性のメモリとしてフラッシュメモリ（ＥＥＰ
ＲＯＭ）を使用した場合は、メモリ５内のＩＤのデータ
を書き換えることができる。
能で不揮発性のメモリとしてフラッシュメモリ（ＥＥＰ
ＲＯＭ）を使用した場合は、メモリ５内のＩＤのデータ
を書き換えることができる。
【００２４】パソコンは、ＰＣＩバスのコンフィギュレ
ーションサイクルによって、Ｉ／Ｏアドレス１２の中の
ＩＤ設定レジスタ１３を認識している。パソコンがＰＣ
Ｉインタフェース２を介して、Ｉ／Ｏアドレス１２の中
のＩＤ設定レジスタ１３にＩＤのデータを書き込むと、
ＣＰＵ４に対して割り込み信号２４を出力する。ＣＰＵ
４はこの割り込みを確認することにより、Ｉ／Ｏアドレ
ス１２の中のＩＤ設定レジスタ１３に書き込まれたデー
タを読み出し、メモリ５のＩＤのエリアに書き込む。こ
のようにしてメモリ５内のＩＤの書き換えが行われたこ
とにより、パソコンが次回起動し、コンフィギュレーシ
ョンサイクルを行った際に、パソコン側では異なるＩＤ
を認識することができる。
ーションサイクルによって、Ｉ／Ｏアドレス１２の中の
ＩＤ設定レジスタ１３を認識している。パソコンがＰＣ
Ｉインタフェース２を介して、Ｉ／Ｏアドレス１２の中
のＩＤ設定レジスタ１３にＩＤのデータを書き込むと、
ＣＰＵ４に対して割り込み信号２４を出力する。ＣＰＵ
４はこの割り込みを確認することにより、Ｉ／Ｏアドレ
ス１２の中のＩＤ設定レジスタ１３に書き込まれたデー
タを読み出し、メモリ５のＩＤのエリアに書き込む。こ
のようにしてメモリ５内のＩＤの書き換えが行われたこ
とにより、パソコンが次回起動し、コンフィギュレーシ
ョンサイクルを行った際に、パソコン側では異なるＩＤ
を認識することができる。
【００２５】
【発明の効果】以上説明したように、本発明によれば、
ＰＣＩバスインタフェース用デバイスにおけるデバイス
ＩＤ、ベンダーＩＤ、サブシステムＩＤ、サブシステム
ベンダーＩＤ等の書き込みを、パソコンのＰＣＩインタ
フェースのコンフィギュレーションサイクルが始まる前
に行い、デバイスＩＤ、ベンダーＩＤ、サブシステムＩ
Ｄ、サブシステムベンダーＩＤ等の変更が容易に行える
ことにより、同一のデバイスで複数のＩＤを持つことが
可能とするという効果を奏する。
ＰＣＩバスインタフェース用デバイスにおけるデバイス
ＩＤ、ベンダーＩＤ、サブシステムＩＤ、サブシステム
ベンダーＩＤ等の書き込みを、パソコンのＰＣＩインタ
フェースのコンフィギュレーションサイクルが始まる前
に行い、デバイスＩＤ、ベンダーＩＤ、サブシステムＩ
Ｄ、サブシステムベンダーＩＤ等の変更が容易に行える
ことにより、同一のデバイスで複数のＩＤを持つことが
可能とするという効果を奏する。
【００２６】このため、本発明によれば、同一のＰＣＩ
バス対応のボードを製造しても、出荷時にＩＤを変更す
ることにより、パソコン側で異なるボードであるものと
認識される。またパソコンが、ベンダーＩＤを認識する
ことによって、会社名を表示する場合も、本発明によ
り、供給先の社名表示が可能となる。
バス対応のボードを製造しても、出荷時にＩＤを変更す
ることにより、パソコン側で異なるボードであるものと
認識される。またパソコンが、ベンダーＩＤを認識する
ことによって、会社名を表示する場合も、本発明によ
り、供給先の社名表示が可能となる。
【００２７】さらには、本発明によれば、パソコン起動
後に、メモリのＩＤを記憶している部分を書き換えるこ
とが可能となっているため、同一のプログラムで、工場
出荷時に、容易にＩＤを書き換えることができる。
後に、メモリのＩＤを記憶している部分を書き換えるこ
とが可能となっているため、同一のプログラムで、工場
出荷時に、容易にＩＤを書き換えることができる。
【図１】本発明の一実施例の構成を示す図である。
１ ＩＤ番号書き込み回路 ２ ＰＣＩインタフェース ３ コンフィギュレーションレジスタ ４ ＣＰＵ ５ メモリ ６ デコーダ ７ デバイスＩＤ用レジスタ ８ ベンダーＩＤ用レジスタ ９ サブシステムＩＤ用レジスタ １０ サブシステムベンダーＩＤ用レジスタ １２ Ｉ／Ｏアドレス １３ ＩＤ設定レジスタ ２１ ＰＣＩバス ２２ アドレスバス ２３ データバス ２４ 割り込み信号 ３１〜３５ 選択信号
Claims (5)
- 【請求項１】コンピュータ側からバスインタフェースを
介して所定のバスサイクルにてデバイスの固有情報を保
持するレジスタがアクセスされるデバイスにおいて、 前記バスサイクル開始前に、記憶手段に格納された固有
情報を読み出して前記レジスタに設定する手段を備え、 前記バスサイクルにおいて前記設定されたレジスタの値
が前記コンピュータ側で認識される、ように構成してな
る、ことを特徴とするＩＤ情報書き込み回路。 - 【請求項２】前記コンピュータ側から受け取った固有情
報を前記記憶手段に書き込む手段を備えたことを特徴と
する請求項１記載のＩＤ情報書き込み回路。 - 【請求項３】前記レジスタが、ＰＣＩバスインタフェー
ス用デバイスにおけるコンフィギュレーションレジスタ
のデバイスＩＤ、ベンダーＩＤ、サブシステムＩＤ、サ
ブシステムベンダーＩＤの各レジスタよりなる、ことを
特徴とする請求項１記載のＩＤ情報書き込み回路。 - 【請求項４】ＰＣＩバスインタフェース用デバイスにお
いて、 ホスト側からのＰＣＩインタフェースのコンフィギュレ
ーションサイクルが始まる前に、前記ＰＣＩバスインタ
フェース用デバイスにおけるコンフィギュレーションレ
ジスタのうちベンダーＩＤ、サブシステムＩＤ、サブシ
ステムベンダーＩＤ等の各ＩＤ情報をそれぞれ保持する
レジスタへのＩＤ情報を記憶手段から読み出して設定す
る手段を備え、 前記ホスト側では、ＰＣＩインタフェースのコンフィギ
ュレーションサイクルにおいて前記各レジスタに設定さ
れたＩＤ情報を認識する、ことを特徴とするＩＤ情報書
き込み回路。 - 【請求項５】前記ホスト側から前記ＰＣＩインタフェー
スを介して前記各ＩＤ情報を設定するためのＩＤ書き込
み用レジスタと、 前記ＩＤ書き込み用レジスタに値が設定された際に、前
記記憶手段の所定領域に前記値を記憶するように制御す
る手段と、を備えたことを特徴とする請求項３記載のＩ
Ｄ情報書き込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15057898A JPH11328089A (ja) | 1998-05-14 | 1998-05-14 | Ｐｃｉバスインタフェース用デバイスにおけるｉｄ情報書き込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15057898A JPH11328089A (ja) | 1998-05-14 | 1998-05-14 | Ｐｃｉバスインタフェース用デバイスにおけるｉｄ情報書き込み回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11328089A true JPH11328089A (ja) | 1999-11-30 |
Family
ID=15499955
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15057898A Pending JPH11328089A (ja) | 1998-05-14 | 1998-05-14 | Ｐｃｉバスインタフェース用デバイスにおけるｉｄ情報書き込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11328089A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7673079B2 (en) | 2003-04-15 | 2010-03-02 | Sharp Kabushiki Kaisha | Peripheral accessory specification identification and transmission |
| JP2010117850A (ja) * | 2008-11-12 | 2010-05-27 | Hitachi Ltd | 記憶制御装置 |
| US8590051B2 (en) | 2010-12-27 | 2013-11-19 | Kabushiki Kaisha Toshiba | Information processing apparatus and removable media management method |
-
1998
- 1998-05-14 JP JP15057898A patent/JPH11328089A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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