JP3488059B2 - 割り込みアドレス拡張回路 - Google Patents
割り込みアドレス拡張回路Info
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、割り込みアドレス
拡張回路に関し、特に、同一の割り込み要求先に対する
割り込みアドレスを複数持つことを可能にして、各割り
込みアドレスごとに別の割り込み処理を行うことを可能
とする割り込みアドレス拡張回路に関する。 【０００２】 【従来の技術】割り込み要求信号は各機能ユニットに対
し１本が割り当てられ、割り込みアドレスも各割り込み
要求信号に対して１アドレスとなっているのが現状であ
る。そこで、１つの割り込み要求信号に複数の割り込み
アドレスが割り当てることができれば、時分割で動作し
ているような機能ユニットに対し処理内容別に割り込み
処理を与えることができる。 【０００３】図４は特開昭６３−１４２４３４号公報に
記載の割り込み制御回路である。図４において、５０は
割り込みマッピングレジスタであるが、そのレジスタ容
量を８ビットとした例を示す。１６1 〜１６4 は割り込
みアドレスレジスタである。これらのレジスタ５０，１
６1 〜１６4 はデータバス２１に接続されている。２４
は２ビット割り込み線２０に接続されたデコーダ回路、
５２はデコーダ回路２４の出力で割り込みマッピングレ
ジスタ５０の内容を選択して出力するセレクタ回路であ
る。１８はセレクタ回路５２の出力で割り込みアドレス
レジスタ１６1〜１６4 のうちの１つを選択してその割
り込みアドレスを出力する割り込みアドレス選択回路で
ある。該回路１８は出力アドレスバス２２に接続されて
いる。 【０００４】このように割り込み制御回路を構成するこ
とにより、同一の割り込みコード２４に対し割り込みア
ドレス２２を可変的に設定することが可能である。これ
はデコーダ回路２４でデコードされた割り込みコード２
４の４ビットデコード信号２３に応答するセレクタ回路
５２にて割り込みマッピングレジスタ５０の８ビット２
４のうち２ビットを選択し、この２ビット信号２５によ
り割り込みアドレス選択回路１８により割り込みアドレ
スレジスタ１６1 〜１６4 のうちの１つを割り込みアド
レス２２として出力するからである。 【０００５】 【発明が解決しようとする課題】ところが、上述したと
ころから明らかなように、割り込みコードに対する選択
できる割り込みアドレスの設定は、割り込みアドレスレ
ジスタを複数持つことで対応している。この構成では、
割り込みアドレス選択回路に多数（割り込みアドレスレ
ジスタ×選択個数×割り込みアドレスレジスタのビット
数）の信号が集中し、レイアウト上配線領域が大きくな
る問題がある。また、割り込み本数が多くなるとそれぞ
れに割り込みアドレスレジスタを持つことになり回路の
規模が大きくなる問題がある。 【０００６】また、従来例では、割り込みアドレスを切
り替えることはできるが増やすことはできない。 【０００７】そこで本発明は、回路規模が小さく、１つ
の割り込み要求に対して複数の割り込みアドレスを設定
することができる割り込みアドレス可変設定回路を提供
することを目的とする。 【０００８】 【課題を解決するための手段】本発明による割り込みア
ドレス拡張回路は、割り込み要求信号を入力し、割り込
み要求信号に応じた拡張前割り込みアドレスを出力する
割り込み制御手段と、アドレス／データバスから入力さ
れる拡張前割り込みアドレスの一部のアドレスを保持・
出力するアドレス変更データ格納手段と、拡張前割り込
みアドレスのビットを下位ビット、アドレス変更データ
格納手段からの出力を上位ビットとする拡張割り込みア
ドレスを生成して、アドレス／データバスに出力する割
り込みアドレス生成手段と、を備えることを特徴とす
る。 【０００９】 【００１０】 【発明の実施の形態】図１は本発明の実施形態による割
り込みアドレス拡張回路のブロック図である。図１を参
照すると、割り込みアドレス拡張回路とその周辺部は、
外部の割り込み要求信号１０９により割り込み要求先に
応じた拡張前割り込みアドレスを生成する割り込み制御
手段１０１と、司令部１０８と、司令部１０８から指示
のあったときにアドレス／データバス１０７から割り込
みアドレス拡張ビットを入力して保持するアドレス変更
データ格納手段１０２と、割り込み制御手段１０１が出
力する拡張前割り込みアドレスとアドレス変更データ格
納手段１０２が出力する割り込みアドレス拡張ビット１
０５とを入力して合成し、割り込みアドレス要求信号１
１０に応じて拡張割り込みアドレス１０６をアドレス／
データバス１０７に出力する割り込みアドレス生成手段
とから構成される。これらはＣＰＵに内蔵されているも
のとする。アドレス／データバス１０７は時分割でアド
レスバス又はデータバスとなり、不図示のインストラク
ションポインタを含むレジスタ群に接続されている。 【００１１】プログラムのメイン処理部は、タイムシェ
アリングの動作をし、プログラムのメイン処理部の処理
が切り替わるときに処理切り替えのプログラム又は切り
替わったプログラムに含まれる命令により、司令部１０
８はアドレス変更データ格納手段１０２にアドレス／デ
ータバス１０７から割り込みアドレス拡張ビットを取り
込ませる。この時には前述の命令によりアドレス／デー
タバス１０７の対応ビットには割り込みアドレス拡張ビ
ットのデータがレジスタ群のあるレジスタから出力され
ている。この結果、アドレス拡張ビットは変化し、同一
の割り込み要求先に対応した同一の拡張前割り込みアド
レス１０４に対しても異なった拡張割り込みアドレス１
０６が割り込みアドレス生成手段１０３で生成され、割
り込みアドレス要求信号１１０の要求に従ってアドレス
／データバス１０７に出力される。この拡張割り込みア
ドレス１０６はインストラクションポインタに取り込ま
れ、そこから拡張割り込み要求サービスルーチンが開始
される。 【００１２】割り込みアドレス拡張ビットをレジスタ郡
内のあるレジスタが出力して、同時にこれをアドレス変
更データ格納レジスタ１０２に取り込むためのＣＰＵ命
令は命令セットに加えれられていなくてはならない。 【００１３】 【実施例】 ［実施例１］図２に本発明の実施例１による割り込みア
ドレス拡張回路のブロック図を示す。本実施形態では、
アドレス／データバス１０７は８ビット幅で、割り込み
要求信号は８種類で３ビットで表され、それに対応して
拡張前割り込みアドレス１０４はビット０からビット２
までの３ビットが有効であるとする。ビット５からビッ
ト７までは結線されているが割り込み制御手段１０１は
これらのビットの値は全て０にして出力するものとす
る。ビット３とビット４が割り込みアドレス拡張ビット
である。これは、アドレス変更データ格納レジスタ１０
２Ａが、アドレス／データバス１０７のビット０とビッ
ト１の値を、司令部１０８からの信号ＷＲで指定された
タイミングで内部のラッチに取り込むことにより得られ
る。但し、前述のビット０とビット１は他の位置のビッ
トとしてもよい。 【００１４】割り込み要求があったときに、ＣＰＵの他
の部分は従来と同一の動作をするが、アドレス／データ
バス１０７に拡張割り込みアドレスが出力されるので、
この拡張割り込みアドレスから、そこにある拡張割り込
み要求サービスルーチンを実行することができる。 【００１５】割り込み要求信号の記号をＡからＨとする
と、本実施形態により割り込みアドレスの拡張を施さな
ければ、割り込み要求信号と割り込みアドレスの対応
は、表１に示すようになる。 【００１６】 【表１】 それに対して、本実施形態による割り込みアドレスの拡
張を施すと、割り込み要求信号と割り込みアドレスの対
応は、表２に示すようになる。 【００１７】 【表２】 表２を参照すると、例えば割り込み要求信号Ａに対し
て、アドレス変更データ格納レジスタの値により、拡張
割り込みアドレスは００Ｈ、０８Ｈ、１０Ｈ、１８Ｈの
４種類の値をとる。 【００１８】なお、アドレス変更データ格納レジスタ１
０２Ａは、ＣＰＵに電源が投入されるときやＣＰＵがリ
セットされるときに発生するＲＥＳＥＴ信号によりリセ
ットされるものとする。従って、本発明に伴う割り込み
アドレス変更の命令を実行しなければ、従来通りの割り
込みアドレスが発生するので、下位互換性が保たれる。 【００１９】また、本実施形態では割り込み要求信号１
０９を８本としているが割り込み信号が９本から１６本
であれば、割り込みアドレス生成回路１０３Ａの入力の
ビット０からビット３までを割り込み制御手段１０１か
らの入力として、割り込みアドレス生成回路１０３Ａの
入力の４ビット目と５ビット目をアドレス変更データ格
納レジスタ１０２からの入力とすればよい。また、割り
込み信号が１７本から３２本であれば、割り込みアドレ
ス生成回路１０３Ａの入力のビット０からビット４まで
を割り込み制御手段１０１からの入力として、割り込み
アドレス生成回路１０３Ａの入力の５ビット目と６ビッ
ト目をアドレス変更データ格納レジスタ１０２Ａからの
入力とすればよい。 【００２０】また、本実施形態では割り込みアドレスの
拡張数を４としているが、これを８にしたいのであれ
ば、割り込みアドレス生成回路１０２Ａのビット数を３
にして、この出力を、割り込みアドレス生成回路１０３
Ａのビット３からビット５に入力するように構成すれば
よい。 【００２１】［実施例２］図３は本発明の実施例２を示
す。実施例１との相違点は、アドレス変更データ格納レ
ジスタ１０２Ｂの７ビット目にアドレスの変更を行う行
わないを制御するデータを格納する点である。データを
保持するタイミングは図２のアドレス変更データレジス
タ１０２Ａと同じであるが、ビット１とビット０のラッ
チにＲＥＳＥＴ信号が入力されない構成となり、ビット
７のラッチのみにＲＥＳＥＴ信号による初期化機能が付
加される。なお、ＲＥＳＥＴ信号はＣＰＵの電源投入時
やＣＰＵのリセット時に発生する。ビット７のラッチの
初期値は“０”に設定する。次に、割り込みアドレス生
成回路１０３Ｂは、ビット３とビット４を０とするの
か、或いは、アドレス変更データレジスタ１０２Ｂのビ
ット０とビット１とするのかを、アドレス変更データレ
ジスタＢのビット７により決定する。 【００２２】表３に本実施形態の回路での割り込み信号
と割り込みアドレスの対応表を示す。 【００２３】 【表３】 アドレス変更データ格納レジスタ１０２Ｂの７ビット目
の値により割り込みアドレス変更データを使用して新し
いアドレスを生成するしないを選択できるため、従来使
用していたソフトウェア資産を有効に使用できる。アド
レス変更データ格納レジスタ１０２Ｂの構成は、本実施
形態に従わずとも任意に設定してもかまわない。 【００２４】なお、本実施形態及び実施例１、２におい
ては割り込みアドレス生成手段の出力を直接そこから割
り込みサービスルーチンがスタートする割り込みアドレ
スとしているが、その代わりに８ビットの割り込みサー
ビスルーチンのスタートアドレスの記憶領域を指定する
ベクトルアドレスとして使用したり、更には、この出力
を１ビット上位にシフトして１６ビットの割り込みスタ
ートアドレスの記憶領域を指定する割り込みベクトルア
ドレスとして使用したりすることもできる。 【００２５】 【発明の効果】以上述べたように本発明によれば、同一
の割り込み要求先に対して、複数の割り込みアドレスを
生成することができる。また、これを備えたＣＰＵを割
り込み処理まで含めて時分割処理をする信号処理装置、
情報処理装置として使用することができる。 【００２６】特開昭６３−１４２３２４号公報に記載の
従来例と比較した場合、従来例例では、割り込み信号１
本に対し４レジスタが必要（割り込み信号数×４レジス
タ）であるが、本発明では１レジスタのみを追加するだ
けで、公知例と同等の効果を得ることができる。また、
本発明では追加する回路（レジスタ）が少ないため、回
路を実現するための改良の工数が削減できる。
拡張回路に関し、特に、同一の割り込み要求先に対する
割り込みアドレスを複数持つことを可能にして、各割り
込みアドレスごとに別の割り込み処理を行うことを可能
とする割り込みアドレス拡張回路に関する。 【０００２】 【従来の技術】割り込み要求信号は各機能ユニットに対
し１本が割り当てられ、割り込みアドレスも各割り込み
要求信号に対して１アドレスとなっているのが現状であ
る。そこで、１つの割り込み要求信号に複数の割り込み
アドレスが割り当てることができれば、時分割で動作し
ているような機能ユニットに対し処理内容別に割り込み
処理を与えることができる。 【０００３】図４は特開昭６３−１４２４３４号公報に
記載の割り込み制御回路である。図４において、５０は
割り込みマッピングレジスタであるが、そのレジスタ容
量を８ビットとした例を示す。１６1 〜１６4 は割り込
みアドレスレジスタである。これらのレジスタ５０，１
６1 〜１６4 はデータバス２１に接続されている。２４
は２ビット割り込み線２０に接続されたデコーダ回路、
５２はデコーダ回路２４の出力で割り込みマッピングレ
ジスタ５０の内容を選択して出力するセレクタ回路であ
る。１８はセレクタ回路５２の出力で割り込みアドレス
レジスタ１６1〜１６4 のうちの１つを選択してその割
り込みアドレスを出力する割り込みアドレス選択回路で
ある。該回路１８は出力アドレスバス２２に接続されて
いる。 【０００４】このように割り込み制御回路を構成するこ
とにより、同一の割り込みコード２４に対し割り込みア
ドレス２２を可変的に設定することが可能である。これ
はデコーダ回路２４でデコードされた割り込みコード２
４の４ビットデコード信号２３に応答するセレクタ回路
５２にて割り込みマッピングレジスタ５０の８ビット２
４のうち２ビットを選択し、この２ビット信号２５によ
り割り込みアドレス選択回路１８により割り込みアドレ
スレジスタ１６1 〜１６4 のうちの１つを割り込みアド
レス２２として出力するからである。 【０００５】 【発明が解決しようとする課題】ところが、上述したと
ころから明らかなように、割り込みコードに対する選択
できる割り込みアドレスの設定は、割り込みアドレスレ
ジスタを複数持つことで対応している。この構成では、
割り込みアドレス選択回路に多数（割り込みアドレスレ
ジスタ×選択個数×割り込みアドレスレジスタのビット
数）の信号が集中し、レイアウト上配線領域が大きくな
る問題がある。また、割り込み本数が多くなるとそれぞ
れに割り込みアドレスレジスタを持つことになり回路の
規模が大きくなる問題がある。 【０００６】また、従来例では、割り込みアドレスを切
り替えることはできるが増やすことはできない。 【０００７】そこで本発明は、回路規模が小さく、１つ
の割り込み要求に対して複数の割り込みアドレスを設定
することができる割り込みアドレス可変設定回路を提供
することを目的とする。 【０００８】 【課題を解決するための手段】本発明による割り込みア
ドレス拡張回路は、割り込み要求信号を入力し、割り込
み要求信号に応じた拡張前割り込みアドレスを出力する
割り込み制御手段と、アドレス／データバスから入力さ
れる拡張前割り込みアドレスの一部のアドレスを保持・
出力するアドレス変更データ格納手段と、拡張前割り込
みアドレスのビットを下位ビット、アドレス変更データ
格納手段からの出力を上位ビットとする拡張割り込みア
ドレスを生成して、アドレス／データバスに出力する割
り込みアドレス生成手段と、を備えることを特徴とす
る。 【０００９】 【００１０】 【発明の実施の形態】図１は本発明の実施形態による割
り込みアドレス拡張回路のブロック図である。図１を参
照すると、割り込みアドレス拡張回路とその周辺部は、
外部の割り込み要求信号１０９により割り込み要求先に
応じた拡張前割り込みアドレスを生成する割り込み制御
手段１０１と、司令部１０８と、司令部１０８から指示
のあったときにアドレス／データバス１０７から割り込
みアドレス拡張ビットを入力して保持するアドレス変更
データ格納手段１０２と、割り込み制御手段１０１が出
力する拡張前割り込みアドレスとアドレス変更データ格
納手段１０２が出力する割り込みアドレス拡張ビット１
０５とを入力して合成し、割り込みアドレス要求信号１
１０に応じて拡張割り込みアドレス１０６をアドレス／
データバス１０７に出力する割り込みアドレス生成手段
とから構成される。これらはＣＰＵに内蔵されているも
のとする。アドレス／データバス１０７は時分割でアド
レスバス又はデータバスとなり、不図示のインストラク
ションポインタを含むレジスタ群に接続されている。 【００１１】プログラムのメイン処理部は、タイムシェ
アリングの動作をし、プログラムのメイン処理部の処理
が切り替わるときに処理切り替えのプログラム又は切り
替わったプログラムに含まれる命令により、司令部１０
８はアドレス変更データ格納手段１０２にアドレス／デ
ータバス１０７から割り込みアドレス拡張ビットを取り
込ませる。この時には前述の命令によりアドレス／デー
タバス１０７の対応ビットには割り込みアドレス拡張ビ
ットのデータがレジスタ群のあるレジスタから出力され
ている。この結果、アドレス拡張ビットは変化し、同一
の割り込み要求先に対応した同一の拡張前割り込みアド
レス１０４に対しても異なった拡張割り込みアドレス１
０６が割り込みアドレス生成手段１０３で生成され、割
り込みアドレス要求信号１１０の要求に従ってアドレス
／データバス１０７に出力される。この拡張割り込みア
ドレス１０６はインストラクションポインタに取り込ま
れ、そこから拡張割り込み要求サービスルーチンが開始
される。 【００１２】割り込みアドレス拡張ビットをレジスタ郡
内のあるレジスタが出力して、同時にこれをアドレス変
更データ格納レジスタ１０２に取り込むためのＣＰＵ命
令は命令セットに加えれられていなくてはならない。 【００１３】 【実施例】 ［実施例１］図２に本発明の実施例１による割り込みア
ドレス拡張回路のブロック図を示す。本実施形態では、
アドレス／データバス１０７は８ビット幅で、割り込み
要求信号は８種類で３ビットで表され、それに対応して
拡張前割り込みアドレス１０４はビット０からビット２
までの３ビットが有効であるとする。ビット５からビッ
ト７までは結線されているが割り込み制御手段１０１は
これらのビットの値は全て０にして出力するものとす
る。ビット３とビット４が割り込みアドレス拡張ビット
である。これは、アドレス変更データ格納レジスタ１０
２Ａが、アドレス／データバス１０７のビット０とビッ
ト１の値を、司令部１０８からの信号ＷＲで指定された
タイミングで内部のラッチに取り込むことにより得られ
る。但し、前述のビット０とビット１は他の位置のビッ
トとしてもよい。 【００１４】割り込み要求があったときに、ＣＰＵの他
の部分は従来と同一の動作をするが、アドレス／データ
バス１０７に拡張割り込みアドレスが出力されるので、
この拡張割り込みアドレスから、そこにある拡張割り込
み要求サービスルーチンを実行することができる。 【００１５】割り込み要求信号の記号をＡからＨとする
と、本実施形態により割り込みアドレスの拡張を施さな
ければ、割り込み要求信号と割り込みアドレスの対応
は、表１に示すようになる。 【００１６】 【表１】 それに対して、本実施形態による割り込みアドレスの拡
張を施すと、割り込み要求信号と割り込みアドレスの対
応は、表２に示すようになる。 【００１７】 【表２】 表２を参照すると、例えば割り込み要求信号Ａに対し
て、アドレス変更データ格納レジスタの値により、拡張
割り込みアドレスは００Ｈ、０８Ｈ、１０Ｈ、１８Ｈの
４種類の値をとる。 【００１８】なお、アドレス変更データ格納レジスタ１
０２Ａは、ＣＰＵに電源が投入されるときやＣＰＵがリ
セットされるときに発生するＲＥＳＥＴ信号によりリセ
ットされるものとする。従って、本発明に伴う割り込み
アドレス変更の命令を実行しなければ、従来通りの割り
込みアドレスが発生するので、下位互換性が保たれる。 【００１９】また、本実施形態では割り込み要求信号１
０９を８本としているが割り込み信号が９本から１６本
であれば、割り込みアドレス生成回路１０３Ａの入力の
ビット０からビット３までを割り込み制御手段１０１か
らの入力として、割り込みアドレス生成回路１０３Ａの
入力の４ビット目と５ビット目をアドレス変更データ格
納レジスタ１０２からの入力とすればよい。また、割り
込み信号が１７本から３２本であれば、割り込みアドレ
ス生成回路１０３Ａの入力のビット０からビット４まで
を割り込み制御手段１０１からの入力として、割り込み
アドレス生成回路１０３Ａの入力の５ビット目と６ビッ
ト目をアドレス変更データ格納レジスタ１０２Ａからの
入力とすればよい。 【００２０】また、本実施形態では割り込みアドレスの
拡張数を４としているが、これを８にしたいのであれ
ば、割り込みアドレス生成回路１０２Ａのビット数を３
にして、この出力を、割り込みアドレス生成回路１０３
Ａのビット３からビット５に入力するように構成すれば
よい。 【００２１】［実施例２］図３は本発明の実施例２を示
す。実施例１との相違点は、アドレス変更データ格納レ
ジスタ１０２Ｂの７ビット目にアドレスの変更を行う行
わないを制御するデータを格納する点である。データを
保持するタイミングは図２のアドレス変更データレジス
タ１０２Ａと同じであるが、ビット１とビット０のラッ
チにＲＥＳＥＴ信号が入力されない構成となり、ビット
７のラッチのみにＲＥＳＥＴ信号による初期化機能が付
加される。なお、ＲＥＳＥＴ信号はＣＰＵの電源投入時
やＣＰＵのリセット時に発生する。ビット７のラッチの
初期値は“０”に設定する。次に、割り込みアドレス生
成回路１０３Ｂは、ビット３とビット４を０とするの
か、或いは、アドレス変更データレジスタ１０２Ｂのビ
ット０とビット１とするのかを、アドレス変更データレ
ジスタＢのビット７により決定する。 【００２２】表３に本実施形態の回路での割り込み信号
と割り込みアドレスの対応表を示す。 【００２３】 【表３】 アドレス変更データ格納レジスタ１０２Ｂの７ビット目
の値により割り込みアドレス変更データを使用して新し
いアドレスを生成するしないを選択できるため、従来使
用していたソフトウェア資産を有効に使用できる。アド
レス変更データ格納レジスタ１０２Ｂの構成は、本実施
形態に従わずとも任意に設定してもかまわない。 【００２４】なお、本実施形態及び実施例１、２におい
ては割り込みアドレス生成手段の出力を直接そこから割
り込みサービスルーチンがスタートする割り込みアドレ
スとしているが、その代わりに８ビットの割り込みサー
ビスルーチンのスタートアドレスの記憶領域を指定する
ベクトルアドレスとして使用したり、更には、この出力
を１ビット上位にシフトして１６ビットの割り込みスタ
ートアドレスの記憶領域を指定する割り込みベクトルア
ドレスとして使用したりすることもできる。 【００２５】 【発明の効果】以上述べたように本発明によれば、同一
の割り込み要求先に対して、複数の割り込みアドレスを
生成することができる。また、これを備えたＣＰＵを割
り込み処理まで含めて時分割処理をする信号処理装置、
情報処理装置として使用することができる。 【００２６】特開昭６３−１４２３２４号公報に記載の
従来例と比較した場合、従来例例では、割り込み信号１
本に対し４レジスタが必要（割り込み信号数×４レジス
タ）であるが、本発明では１レジスタのみを追加するだ
けで、公知例と同等の効果を得ることができる。また、
本発明では追加する回路（レジスタ）が少ないため、回
路を実現するための改良の工数が削減できる。
【図面の簡単な説明】
【図１】本発明の実施形態によるアドレス拡張回路及び
その周辺の構成を示すブロック図である。 【図２】本発明の実施例１によるアドレス拡張回路の構
成を示すブロック図である。 【図３】本発明の実施例２によるアドレス拡張回路の構
成を示すブロック図である。 【図４】従来例による割り込み制御方式の構成を示すブ
ロック図である。 【符号の説明】 １０１ 割り込み制御手段 １０２ アドレス変更データ格納手段 １０２Ａ、１０２Ｂ アドレス変更データ格納レジスタ １０３ 割り込みアドレス生成手段 １０３Ａ、１０３Ｂ 割り込みアドレス生成回路 １０４ 拡張前割り込みアドレス １０５ 割り込みアドレス拡張ビット １０６ 拡張割り込みアドレス １０７ 内部アドレス／データバス １０８ 司令部 １０９ 割り込み要求信号 １１０ 割り込みアドレス出力要求信号
その周辺の構成を示すブロック図である。 【図２】本発明の実施例１によるアドレス拡張回路の構
成を示すブロック図である。 【図３】本発明の実施例２によるアドレス拡張回路の構
成を示すブロック図である。 【図４】従来例による割り込み制御方式の構成を示すブ
ロック図である。 【符号の説明】 １０１ 割り込み制御手段 １０２ アドレス変更データ格納手段 １０２Ａ、１０２Ｂ アドレス変更データ格納レジスタ １０３ 割り込みアドレス生成手段 １０３Ａ、１０３Ｂ 割り込みアドレス生成回路 １０４ 拡張前割り込みアドレス １０５ 割り込みアドレス拡張ビット １０６ 拡張割り込みアドレス １０７ 内部アドレス／データバス １０８ 司令部 １０９ 割り込み要求信号 １１０ 割り込みアドレス出力要求信号
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
G06F 9/46
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 割り込み要求信号を入力し、該割り込み
要求信号に応じた拡張前割り込みアドレスを出力する割
り込み制御手段と、 アドレス／データバスから入力される前記拡張前割り込
みアドレスの一部のアドレスを保持・出力するアドレス
変更データ格納手段と、 前記拡張前割り込みアドレスのビットを下位ビット、前
記アドレス変更データ格納手段からの出力を上位ビット
とする拡張割り込みアドレスを生成して、前記アドレス
／データバスに出力する割り込みアドレス生成手段と、 を備える ことを特徴とする割り込みアドレス拡張回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28345497A JP3488059B2 (ja) | 1997-10-16 | 1997-10-16 | 割り込みアドレス拡張回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28345497A JP3488059B2 (ja) | 1997-10-16 | 1997-10-16 | 割り込みアドレス拡張回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11120006A JPH11120006A (ja) | 1999-04-30 |
| JP3488059B2 true JP3488059B2 (ja) | 2004-01-19 |
Family
ID=17665764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28345497A Expired - Fee Related JP3488059B2 (ja) | 1997-10-16 | 1997-10-16 | 割り込みアドレス拡張回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3488059B2 (ja) |
-
1997
- 1997-10-16 JP JP28345497A patent/JP3488059B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11120006A (ja) | 1999-04-30 |
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