JPH04155694A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 セル情報を電気的に書き込み可能としたＥＰＲＯＭに関
し、 誤書き込みを防止しながら書き込み速度を高速化するこ
とを目的とし、 選択回路でビット線とワード線を選択することにより多
数のＥＰＲＯＭセルの中から一つのＥＰＲＯＭセルを選
択し、その選択されたビット線及びワード線に選択回路
で高電圧を印加して選択されたＥＰＲＯＭセルにセル情
報を書き込む不揮発性半導体記憶装置であって、前記ビ
ット線には一つのＥＰＲＯＭセルにセル情報を書き込む
ために要する電荷を蓄積するコンデンサを設け、書き込
み時には選択された該ビット線に高電圧を印加してコン
デンサに充電し、次いで該ビット線への高電圧の印加を
停止した後選択されたワード線に高電圧を印加する選択
回路を備えて構成する。

〔産業上の利用分野〕

この発明はセル情報を電気的に書き込み可能としたＥＰ
ＲＯＭに関するものである。

近年、ＥＰＲＯＭ等の不揮発性メモリはその大容量化及
び高速化にともなって書き込み時間の短縮化が要請され
ている。

〔従来の技術〕

従来のＥＰＲＯＭの基本的構成を第４図及び第５図に従
って説明すると、アドレスデコーダ１は外部回路から入
力されるアドレス選択信号に基づいてロウデコーダ２と
コラムデコーダ３及び書き込み及び読出し回路４にアド
レス信号を出力し、そのアドレス信号に基づいてロウデ
コーダ２により選択されるワード線ＷＬＩ〜ＷＬｎとコ
ラムデコーダ３により選択されるビット線ＢＬＩ−ＢＬ
ｎとに基づいてセル領域５内の特定のＲＯＭセルが選択
される。そして、書き込み及び読出し回路４により選択
されたＲＯＭセルからセル情報が読み出され、あるいは
選択されたＲＯＭセルに外部回路から入力されるセル情
報か書き込まれる。

上記のようなＥＰＲＯＭの主要部の具体的構成を第５図
に従って説明すると、前記ロウデコーダ２は前記アドレ
スデコーダｌからアドレスバス６を介して多数のＮＡＮ
Ｄ回路７にアドレス信号が人力され、そのＮＡＮＤ回路
７にはタロツク信号発生回路（図示しない）から第一の
クロック信号ＣＬＫＩが入力されている。そして、各Ｎ
　Ａ　Ｎ　Ｄ回路７にはインバータ８を介して各ワード
線ＷＬ１〜ＷＬｎがそれぞれ接続され、各ワード線ＷＬ
１〜ＷＬｎはＥＰＲＯＭセルを構成するセルトランジス
タＴｒのゲートに接続されている。

前記コラムデコーダ３は前記アドレスデコーダ１からア
ドレスバス９を介して多数のＮＡＮＤ回路１０にアドレ
ス信号か入力され、そのＮＡＮＤ回路１０には前記第一
のクロック信号ＣＬＫＩか入力されている。そして、各
ＮＡＮＤ回路１０はインバータ１１を介して各ビット線
ＢＬＩ−ＢＬｎに接続されたトランスファーゲート１２
のゲートに接続され、各ビット線ＢＬＩ〜ＢＬｎは複数
のセルトランジスタＴｒのソースに接続されるとともに
、トランスファーゲート１２を介して書き込み及び読出
し回路４に接続されている。そして、コラムデコーダ３
の出力信号に基づいていずれかのトランスファーゲート
１２がオンされると、書き込み及び読出し回路４と各ビ
ット線ＢＬＩ〜ＢＬｎのいずれかが接続されていずれか
のセルトランジスタＴｒに対し書き込みあるいは読出し
動作が可能となる。なお、書き込み及び読出し回路４に
もクロック信号ＣＬＫＩが入力されてロウデコーダ２及
びコラムデコーダ３と同期して動作する。

このように構成されたＥＰＲＯＭの書き込み動作を第６
図に従って説明すると、例えばまずセルトランジスタＴ
ｒｉにＨレベルのセル情報を書き込む場合には、アドレ
スデコーダ１からロウデコーダ２にワード線ＷＬＩのア
ドレス信号が入力されるとともに、コラムデコーダ３に
ビット線ＢＬＩのアドレス信号が入力されている状態で
Ｈレベルのクロック信号ＣＬＫＩが入力されると、ロウ
デコーダ２によりワード線ＷＬＩに高電圧が印加される
とともに、コラムデコーダ３の出力信号ＣＬ１が高電圧
となってトランスファーゲート１２ａ、　　がオンされ
る。これと同時に書き込み及び読出し回路４から高電圧
の書き込み信号ＷＲＩがトランスファーゲート１２ａを
介してビット線ＢＬＩに印加され、この結果ワード線Ｗ
ＬＩとビット線ＢＬ１とで選択されるセルトランジスタ
Ｔｒ１にＨレベルのセル情報が書き込まれる。

つづいて、セルトランジスタＴｒ４にＨレベルのセル情
報を書き込む場合には、アドレスデコーダ１からロウデ
コーダ２にワード線ＷＬ２のアドレス信号が入力される
とともに、コラムデコーダ３にビット線ＢＬ２のアドレ
ス信号が入力されている状態でＨレベルのクロック信号
ｃＬＫ１が入力されると、ロウデコーダ２によりワード
線ＷＬ２に高電圧が印加されるとともに、コラムデコー
ダ３の出力信号ＣＬ２が高電圧となってトランスファー
ゲート１２ｂがオンされる。これと同時に書き込み及び
読出し回路４から高電圧の書き込み信号ＷＲ２かトラン
スファーゲート１２ｂを介してビット線ＢＬ２に印加さ
れ、この結果ワード線ＷＬ２とビット線ＢＬ２とで選択
されるセルトランジスタＴｒ４にＨレベルのセル情報が
書き込まれる。

〔発明が解決しようとする課題〕

ところが、このようなＥＰＲＯＭでは例えば上記のよう
にセルトランジスタＴｒｌに続いてセルトランジスタＴ
ｒ４にＨレベルのセル情報を書き込む場合において、第
６図に示すようにセルトランジスタＴｒｌの書き込み動
作が終了してトランスファーゲート１２ａがオフされる
と、それまで高電圧に維持されていたビット線ＢＬＩの
充電電荷が抜けずに同ビット線ＢＬＩが高電圧に維持さ
れる。

そして、この状態でセルトランジスタＴｒ４に書き込み
動作を行うべくワード線ＷＬ２に高電圧を印加すると、
セルトランジスタＴｒ４に加えてセルトランジスタＴｒ
３にも書き込み動作が行われて誤書き込みが発生し、こ
のような誤書き込みは第一のクロック信号ＣＬＫＩの周
期を短縮して書き込み速度を高速化するほど発生し易く
なるという問題点がある。

この発明の目的は、誤書き込みを防止しながら書き込み
速度を高速化し得るＥＰＲＯＭを提供することにある。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。すなわち、選択回
路１３．１４でビット線ＢＬとワード線ＷＬを選択する
ことにより多数のＥＰＲＯＭセルの中から一つのＥＰＲ
ＯＭセルＴ「を選択し、その選択されたビット線ＢＬ及
びワード線ＷＬに選択回路１３．１４で高電圧を印加し
て選択されたＥＰＲＯＭセルＴｒにセル情報を書き込む
不揮発性半導体記憶装置で、前記ビット線ＢＬには一つ
のＥＰＲＯＭセルＴｒにセル情報を書き込むために要す
る電荷を蓄積するコンデンサＣを設け、書き込み時には
選択された該ビット線ＢＬに高電圧を印加してコンデン
サＣに充電し、次いで該ビ１．ト線ＢＬへの高電圧の印
加を停止した後選択されたワード線ＷＬに高電圧を印加
するように選択回路１３．１４を動作させる。

〔作用〕

ＥＰＲＯＭセルＴｒへの書き込みはコンデンサＣに充電
された充電電荷に基ついて行われ、選択されたＥＰＲＯ
ＭセルＴｒへの書き込みが終了すると当該ＥＰＲＯＭセ
ルＴｒに連なるビット線ＢＬの電位はグランド電位まで
低下する。

〔実施例〕

以下、この発明を具体化した一実施例を第２図及び第３
図に従って説明する。なお、前記従来例と同一構成部分
は同一番号を付してその説明を省略する。

この実施例は前記従来例に対し各ビット線に対しそれぞ
れ一つのコンデンサＣが接続され、ロウデコーダ２のＮ
ＡＮＤ回路７には第二のクロック信号ＣＬＫ２か入力さ
れている点においてのみ相違する。そして、そのコンデ
ンサＣは一つのセルトランジスタに書き込む動作を行う
ために要する電荷を充電可能とする容量を有するもので
あり、第３図に示すように第二のクロック信号ＣＬＫ２
は第一のクロック信号ＣＬＫＩと同一パルス幅で位相が
１／２周期ずれたものである。

このようなＥＰＲＯＭにおいてセルトランジスタＴｒｌ
の書き込みに続くセルトランジスタＴｒ４の書き込み動
作を第３図に従って説明すると、まずセルトランジスタ
ＴｒｉにＨレベルのセル情報を書き込む場合には、アド
レスデコーダ１からロウデコーダ２にワード線ＷＬＩの
アドレス信号が入力されるとともに、コラムデコーダ３
にビット線ＢＬｌのアドレス信号か入力されている状態
でＨレベルの第一のクロック信号ＣＬＫＩか入力される
と、コラムデコーダ３の出力信号ＣＬＩか高電圧となっ
てトランスファーゲート１２ａかオンされる。これと同
時に書き込み及び読出し回路４から高電圧の書き込み信
号ＷＲＩがトランスファーゲ−ト１２ａを介してビット
線ＢＬＩに印加され、同ビット線ＢＬＩに接続されたコ
ンデンサＣ１か充電されて同ビット線ＢＬＩが高電圧状
態に維持される。

次いで、第一のクロック信号ＣＬＫＩがＬレベルとなっ
てトランスファーゲート１２ａがオフされた後に第二の
クロック信号ＣＬＫ２に基ついてロウデコーダ２からワ
ード線ＷＬＩに高電圧が印加され、コンデンサＣＩから
セルトランジスタＴｒｌに充電電荷か流れて同セルトラ
ンジスタＴｒｉに書き込み動作が行われる。そして、そ
の書き込み動作に基づいてコンデンサＣ１は放電されて
ビット線ＢＬＩの電位はクランド電位まで低下する。

次いで、セルトランジスタＴｒ４にＨレベルのセル情報
を書き込むために、アドレスデコーダ１からロウデコー
ダ２にワード線ＷＬ２のアドレス信号が入力されるとと
もに、コラムデコーダ３にビット線ＢＬ２のアドレス信
号が入力されている状態でＨレベルの第一のクロック信
号ＣＬＫＩか入力されると、コラムデコーダ３の出力信
号ＣＬ２が高電圧となってトランスファーゲート１２ｂ
かオンされる。これと同時に書き込み及び続出し回路４
から高電圧の書き込み信号ＷＲ２かトランスファーゲー
ト１２ｂを介してビット線ＢＬ２に印加され、同ビット
線ＢＬ２に接続されたコンデンサＣ２が充電されて同ビ
ット線ＢＬ２が高電圧状態に維持される。

そして、第一のクロック信号ＣＬＫ１ゐくＬレベルとな
ってトランスファーゲート１２ｂがオフされた後に第二
のクロック信号ＣＬＫ２に基づいてロウデコーダ２から
ワード線ＷＬ２に高電圧が印加され、コンデンサＣ２か
らセルトランジスタＴｒ４に充電電荷が流れて同セルト
ランジスタＴｒ４に書き込み動作が行われる。そして、
その書き込み動作に基づいてコンデンサＣ２は放電され
てビット線ＢＬ２の電位はグランド電位まで低下する。

以上のようにこのＥＰＲＯＭでは、セルトランジスタへ
の書き込みに先立って各ビット線ＢＬに接続されたコン
デンサＣに電荷が充電され、その充電電荷に基づいてロ
ウデコーダ２により選択されたセルトランジスタＴｒに
書き込み動作が行われ、その書き込み動作後にはビット
線ＢＬの電位はグランド電位まで低下する。従って、続
いて行われる書き込み動作では選択されたセルトランジ
スタＴｒ以外のセルトランジスタへの誤書き込みを未然
に防止することかできるとともに、第−及び第二のクロ
ック信号ＣＬＫＩ、ＣＬＫ２の周期を短縮して書き込み
動作を高速化しても誤書き込みが発生し易くなることは
ない。

なお、コンデンサＣはビット線ＢＬの配線容量を利用す
るようにしてもよい。

〔発明の効果〕

以上詳述したように、この発明はＥＰＲＯＭの書き込み
動作において誤書き込みを防止しながら書き込み速度を
高速化することかできる優れた効果を発揮する。

【図面の簡単な説明】

第１図は本発明の原理説明図、 第２図は本発明の一実施例を示す回路図、第３図は一実
施例の動作を示す波形図、第４図は本発明のＥＰＲＯＭ
の全体構成を示すブロック図、 第５図は従来例を示す回路図、 第６図は従来例の動作を示す波形図である。 図中、 １３．１４は選択回路、 ＢＬはビット線、 ＷＬはワード線、 第３図 一実ｌ！例の動作を示す製形図 Ｌｉ

Claims (1)

1. 【特許請求の範囲】 １、選択回路（１３、１４）でビット線（ＢＬ）とワー
   ド線（ＷＬ）を選択することにより多数のＥＰＲＯＭセ
   ルの中から一つのＥＰＲＯＭセル（Ｔｒ）を選択し、そ
   の選択されたビット線（ＢＬ）及びワード線（ＷＬ）に
   選択回路（１３、１４）で高電圧を印加して選択された
   ＥＰＲＯＭセル（Ｔｒ）にセル情報を書き込む不揮発性
   半導体記憶装置であって、 前記ビット線（ＢＬ）には一つのＥＰＲＯＭセル（Ｔｒ
   ）にセル情報を書き込むために要する電荷を蓄積するコ
   ンデンサ（Ｃ）を設け、書き込み時には選択された該ビ
   ット線（ＢＬ）に高電圧を印加してコンデンサ（Ｃ）に
   充電し、次いで該ビット線（ＢＬ）への高電圧の印加を
   停止した後選択されたワード線（ＷＬ）に高電圧を印加
   する選択回路（１３、１４）を備えたことを特徴とする
   半導体記憶装置。