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JPH07508121A - 不揮発性メモリ装置，不揮発性メモリセル，並びに不揮発性メモリセルおよび複数のトランジスタの各々の閾値を調整する方法 - Google Patents

不揮発性メモリ装置，不揮発性メモリセル，並びに不揮発性メモリセルおよび複数のトランジスタの各々の閾値を調整する方法

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JPH07508121A
JPH07508121A JP6525233A JP52523394A JPH07508121A JP H07508121 A JPH07508121 A JP H07508121A JP 6525233 A JP6525233 A JP 6525233A JP 52523394 A JP52523394 A JP 52523394A JP H07508121 A JPH07508121 A JP H07508121A
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JP
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memory device
semiconductor memory
source
voltage
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JP6525233A
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寛 後藤
浅川　俊文
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Fujitsu Ltd
Original Assignee
Fujitsu Ltd
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 不揮発性メモリ装置、不揮発性メモリセル、並びに不揮発性メモリセルおよび複 数のトランジスタの各々の閾値を調整する方法。
発明の背景 １、発明の分野 本発明は、情報またはデータを電気的に書換えることのできる不揮発性半導体メ モリ装置に関し、特に、書込み、消去動作を簡単にかつ確実に実施できる不揮発 性半導体メモリ装置に関する。
２、先行技術の説明 従来の不揮発性半導体メモリ装置では、その記憶情報の書換え動作を大別すると 、■　ホラｋ・エレクトロンによる書き込み、トンネル電流による消去方式と、 ■トンネル電流による書き込み、トンネル電流による消去方式とに分けられる。
前者は、電気的消去型のフラッシュＥＥＰＲＯＭであり、メモリセルの制御ゲー トとドレイン電極の両方に書き込み電圧ｖｐＰを印加して、ホット・エレクトロ ンを浮遊ゲートに注入して書き込みが行われている。従って、チャンネル長やト ンネル絶縁膜の膜厚やソース・ドレイン電極間の電圧などによりメモリセルの閾 値が異なり、書き込み後の閾値Ｖ丁□の分布は図３８Ａ、図３８Ｂに示すように 大きなものとなる。
一方、消去時は、制御ゲートを接地し、ソース電極（或いはドレイン電極）に消 去電圧Ｖｐｐを印加し、浮遊ゲートに捕獲された電子をソース電極（或いはドレ イン電極）に引き抜いている。この消去動作においても、書き込み時と同様にワ ード線の電圧やドレイン電圧やトンネル電圧絶縁膜厚などに依存して、消去後の セルの閾値の分布は図３８Ａ、３８Ｂに示すように大きくばらついたものとなる 。
後者は、ＮＡＮＤ型ＥＥＰＲＯＭであり、この不揮発性メモリは浮遊ゲートの全 面からのトンネル電流によって書き込み及び消去が行われる。上述した消去の場 合と同様に、閾値はワード線の印加電圧やドレイン電圧やトンネル絶縁膜などに 依存して変動するため、書き込み後や消去後のメモリセルの閾値Ｖ７１４の分布 は、図３８Ｃに示すように大きくなる特徴を有する。
なお、図３８Ｄは紫外線消去型であるＵＶＥＰＲＯＭの閾値を示すものであり、 メモリセルの制御ゲートとドレイン電極の両方に書き込み用電圧Ｖ　ｐ　ｐを印 加して、ホット・エレクトロンを浮遊ゲートに注入して書き込みが行われる。従 フて、フラッシュＥＥＦＲＯＭと同様に、書き込み後のメモリセルの閾値電圧は 広く分布する。　一方、消去動作は、浮遊ゲートに捕獲された電子の引く抜きを 紫外線の照射によって行うようにして行うので、消去後の閾値電圧■τＨが約０ ．８ｖ近傍に揃った分布となる。閾値電圧の分布を示す図３８Ａ乃至、３８Ｄで は、縦軸が閾値電圧ＶＴＭを示し、横軸が各メモリセルの閾値電圧ＶＴＨの頻度 を示しており、浮遊ゲートに電荷が蓄積された状態を”０″データとし、浮遊ゲ ートに蓄積電荷がない状態を”１′データと表示してしきい値電圧の分布が示さ れている。従来の半導体不揮発性メモリでは、上述したように、閾値電圧ＶｔＳ のばらつきが発生する特徴を有している。従って、同一の閾値電圧ＶＴＭとして 書き込み操作及び消去操作をすることができない、　通常、同一チップ内であっ ても、閾値のばらつきがあり、ビット毎に書き込み時間を変えることによって、 閾値電圧が所定の範囲に納まるようにしており、書き込み時間がかかる。
また、従来の半導体不揮発性メモリでは、メモリセルの書き込み状態や消去状態 を検出し、修正するための論理回路を具備しており、この論理回路は半導体メモ リ装置において大きな面積を占める。また、この論理回路は、通常、メモリセル に流れるドレイン電流から、書き込み状態や消去状態を検出する場合が多い。
その−例として、特開昭６４−４６２９７号（発明者：ウィンストン・ケイ・エ ム・リー、出願人：インテル・コーポレーション）が挙げられる０図３９Ａ、３ ９Ｂは、その原理的な回路図であり、この不揮発性メモリの消去は、浮遊ゲート の最終的な電位を制御する特別の回路によって実施できる。
図３９Ａに示されるように、不揮発性メモリセル１は制御ゲート２と浮遊ゲート ３を備えている。消去電圧源７はメモリセルのソースＳに消去電圧を供給するよ うになっている。帰還増幅回路４がドレインＤと制御ゲート２の間に接続されて いる。動作においては、ドレイン電圧が上昇すると、制御電圧２も上昇し、浮遊 ゲートから電子が放電される。その結果、一層帰還電圧が上昇して制御ゲート２ に印加され消去電圧を打ち消す。帰還増幅回路４の帰還量を制御することによっ て、浮遊ゲートの最終的な電位を制御することができる。
ズ３９に示されるように、不揮発性メモリ１は制御ゲート２と浮遊ゲート３を備 え、不揮発性メモリ１のドレインと制御ゲート２の間に、基準電圧源６が接続さ れた比較器５が接続され、その出力端子は消去電圧源７に接続されている。ドレ イン電圧が上昇して、基準電圧ＶＲを越えると、比較器５の出力が反転して消去 電圧１１！！７の動作を停止する。これによって、不揮発性メモリが過消去状態 となってて、負の閾値が発生するのが防止される。上述のように、従来の不揮発 性メモリは、初期状態の閾値が所定の分布を有しており、書き込み時の閾値電圧 のばらつきを少なくして安定した動作を行わせるための回路や、消去状態を検圧 して修正する帰還回路や論理回路を具備することにより、消去動作時はメモリセ ルが過消去状態となり、負の閾値電圧が発生するのを防止して、メモリセルの初 期状態の閾値電圧のばらつきを低減する。こうして、従来の不揮発性半導体メモ リはより複雑な回路構成となっている。このように、メモリセル以外に多くの回 路を必要とするため、不揮発性半導体メモリ装置を必要以上に大きくなる。また 、初期状態のメモリセルの閾値電圧がばらついている場合には、書き込み時間を 変えることにより、メモリセルの閾値電圧が所定の範囲に入るようにしており、 書き込み時間を要する欠点がある。
一般的に、フラッシュＥＥＰＲＯＭの書き込み・消去動作は、予め浮遊ゲートに 電荷を蓄積して″ＯＮデータを書き込んだうえ、浮遊ゲートの蓄積電荷を消去す るようになされるので、その消去動作が複雑である欠点がある。
このようなようなことから、フラッシュＥＥＦＲＯＭでは、消去動作は、電荷を 浮遊ゲートに一旦蓄積した後に、電荷を引き抜くようにして行っている。また、 書き込み時間を節約するために、データを一旦ＲＡＭに記憶させてから、不揮発 性メモリセルに書き込む方法が採られている。
そのため、大きな周辺回路が必要となる。このような欠点を解消するため、不揮 発性メモリの書き込み・消去動作機能を保持しながら不揮発性メモリ装置の周辺 領域にＤＲＡＭ　（ダイナミックＲＡＭ）を構成して、データをそのＲＡＭに一 部書き込んだ後に、順次不揮発性メモリセルに書き込む方法が考えられてｉする 。
また、副ビット線に蓄積された浮遊電荷の漏洩（リーク電流）が大きい場合には 、電位が急激に低下して、プリチャージが十分になされない、これは、記憶情報 を読み出す際の支障となる。
さらに、不揮発性メモリセルの浮遊ゲートに電荷を蓄積することによってデータ をＭ積する場合に、プリチャージされた副ビット線の蓄積電荷が漏洩電流によっ て放出されると、不揮発性メモリセルのドレイン電圧（充電電圧）が低下する。
そのため、消去動作ができない恐れがある。トレイン電圧は一定であることが望 ましく、変動が大きい場合には、書き込み・消去動作が効果的に実行できなくな る。
発明の要約 本発明の第１の目的は、簡単な消去動作によって消去ができる不揮発性半導体メ モリを提供することである。
本発明の第２の目的は、ビット線に蓄積された電荷を保持して、浮遊ゲート型の 不揮発性メモリの書き込み・消去動作を確実になし得る不揮発性半導体メモリ装 置を提供することである。
本発明の第３の目的は、短時間に、しかも、安定した書き込み・消去動作を確実 になし得る不揮発性半導体メモリ装置を提供することである。
本発明の第４の目的は、書き込み・消去動作を確実になし得、また消費電力を低 減できる不揮発性半導体メモリ装置を提供することである。
本発明の第１の側面によれば、複数のワード線、前記ワード線と交差する複数本 のビット線とソース線、前記ワード線と前記ビット線、前記ソース線の交点の所 に備えられた、各々ソース、ドレイン、浮遊ゲートおよび制御ゲートを有し、そ の制御ゲート、ドレイン、浮遊ゲートおよびソースが各ワード線、ビット線、ソ ース線にそれぞれ接続されている、複数個のメモリセル、選択されたメモリセル のソースまたはドレインに電荷を与え、一定時間後に浮遊状態にする手段、およ び前記選択メモリの制御ゲートに正電位と負電位の間で変化する信号を印加し、 それによってその閾値が一定電圧に収束するようにする手段、を備えたことを特 徴とする前記不揮発性半導体メモリ装置、が提供される。
図１、図２を参照して、本発明の第１の側面による不揮発性半導体メモリ装置に ついて説明する。
図１の原理図において、不揮発性メモリセル１は半導体基板にソース・ドレイン 拡散層とその主表面に形成された第１、第２の絶縁層（トンネル酸化膜）を有す る。メモリセル１はまた、第１、第２の絶縁膜によって囲まれた第１電極（浮遊 ゲート）とその第１電極の上に形成された第２電極（制御ゲート）とを有してい る。メモリセルｌはスイッチＭＯ３）ランジスタ８に接続され、そのドレイン電 極はキャパシタ９に接続される。キャパシタ９は複数個のメモリセルに接続され たビット線、及びそのビット線に電気的に接続された部分の総合寄生容量Ｃ。
を有している。ビット線に接続されている部分は、たとえば選択スイッチ素子８ とメモリセルである。他のトランジスタまたは配線は回路構造による０選択スイ ッチ素子８とメモリセルは少なくとも１つのトランジスタを有するけれども、そ のトランジスタが接続されている側の不純物拡散層の寄生容量がおもにまたは実 質的に寄生容量ＣＯに寄与する。ビット線が長くなり、不揮発性メモリセルの数 が多くなると、寄生容量が増大する。寄生容量ＣＯがそんなに長くない場合は、 寄生容量の不十分の量で十分なように、別の容量素子をビット線に補助的に接続 しても良い。
今、データがセルに書き込まれるように電荷が浮遊ゲート２に注入され、メモリ セルの閾値が十分に高いように浮遊ゲート２が負電位に十分に帯電されるものと する。
図ＩＢに示されるように、メモリセル１のドレイン電極が正電位（５ｖ）に帯電 され、その後浮遊電位に置かれる。
次に、正パルスを制御電極２に印加して制御電極２の電位が短時間、正（３ｖ） となるようにし、次に負パルスを制御電極２に印加して制御電極の電位が短時間 の問責（−１０Ｖ）となるようにする、そのため、浮遊ゲート３の電位は若干変 化してドレイン電位を低下させる。このような動作を繰り返して浮遊ゲート３に 蓄積された電荷を減少させ、それによってメモリセルに記憶されたデータを消去 する。
上述したように、本発明の第１の側面による不揮発性半導体メモリ装置において は、消去は次のように行われる。正、負の電位に変化するパルス波（信号）を制 御ゲートに印加して、浮遊ゲートに蓄積された電荷を放電し、メモリセルの閾値 が十分に低くなるとき、ドレインの電荷がチャンネルを通してソースに放電さ九 てドレイン電位を低下させる。
ドレイン電位はパルス波が制御電極に印加されるとき低くなる。そのため、たと え、負パルスが制御電極に印加されても、浮遊ゲートとドレインの間でトンネル 電流は流れず、浮遊ゲート電位はそれ以上変化しない。
本発明の第２の側面によれば、複数本のワード線、前記ワード線と交差する複数 本の主ビット線とそれに選択トランジスタを介してＭｌ統された副ビット線およ びソース線、前Ｓ己ワード線と前苫己副ビット線、前記ソース線の交点の所に備 えられた、各々ソース、ドレイン、浮遊ゲートおよび制御ゲートを有し、その制 御ゲート、ドレインおよびソースが各ワード線、副ビット線、ソース線にそれぞ れ接続されている、複数個のメモリセル、前記副ビット線のうちの一本をプリチ ャージし、一定時間後に浮遊状態にする手段、前記選択メモリセルの制御ゲート に正ピーク電位と負ピーク電位の間で変動するパルス信号を印し、その閾値が一 定電圧に収束するようにする手段、および前記副ビット線からの漏れ電流を補償 する電流をその副ビット線に供給する手段、を備えたことを特徴とする不揮発性 半導体メモリ装置、が提供される。
本発明による不揮発性半導体メモリ装置の第２の側面においては、メモリセルの 制御ゲートに正負に振動するパルス信号を印加することによって、浮遊ゲートに 蓄積された電荷を引き抜いて、浮遊ゲート電圧を一定電圧に収束するようにする 。プリチャージされた電荷の漏洩が大きい場合は、副ビット線に漏洩電流を補う 電流を印加して副ビット線の充電電圧が急速に低下するのを防止する。こうして 副ピット線の充電電位を保持しながら書き込み・消去動作を行うようにする。
本発明の第３の側面によれば、第２の側面による不揮発性半導体メモリ装置にお いて、前記パルス信号が、前記圧の波高値電位の間に、前記圧の波高値電位より 低い別の正の波高値電位と前記負の波高値電位の間で変動するパルスが重畳され ている 不揮発性半導体メモリ装置が提供される。また、前記パルス信号が、前記圧の波 高値電位の間に、前記圧の波高値電位より高い別の正の波高値電位と前記負の波 高値電位の間で変動するパルスが重畳されている不揮発性半導体メモリ装置が提 供される。
図２Ａを参照して、本発明の第３の側面による不揮発性半導体メモリ装置の動作 を簡単に説明する０図２人において、Ｔ３は選択用トランジスタ、Ｍｌは浮遊ゲ ートを備える不揮発性のメモリトランジスタである。メモリトランジスタＭ、の ドレインは選択トランジスタＴ、のソースに接続されている。その接続点に、キ ャパシタＣＯと漏洩電流に対応する蔓価抵抗ＲＯが接続されている。信号を制御 ゲートに印加して閾値の異なる不揮発性メモリの閾値電圧をその電荷を引き抜く ことによって所定の値に収束させるものである。
尚、漏れ電流が大きい場合は、その電流値に相当する電流を補充する漏洩電流供 給手段によってドレイン電圧の変動を小さくして閾値電圧の検出を容易にする。
また、キャパシタｃｏは線間容量が大きい場合には省略できる。
先ず、選択用トランジスタＴｓのドレインに５ｖの電圧を印加し、そのゲート電 極に５ｖの電圧を印加して選択用トランジスタＴ３をオン状態としてキャパシタ ＣＯを充電し、選択トランジスタＴ３をオフ状態としてメモリトランジスタＭ１ を浮遊状態とする。メモリトランジスタＭ、の制御ゲートにはＷ２Ｃおよび＠３ ｃのようなパルスが印加される。
図２Ｃの信号は正負に振動するパルスからなり、正電位のパルスＡ、　Ｂは波高 値（３Ｖ、２．５Ｖ）が異なり、負電位のパルスＣの波高値（−１０Ｖ）は一定 である。また、図２Ｄのパルス信号も正負電位の間で振動するパルスからなる。
示されているように、−ｔＯＶと一５ｖのピーク値を有する貴パルスが、各々一 定の波高値値を有する正パルスＡの間で交互に繰り返されて重畳される。
このようにして、正電位のパルスＡによって、メモリトランジスタＭ、が所定の 閾値電圧に設定され、正電位のパルスＢの電位を低くすることによって、消費電 流が低減できる。
本発明の第４の側面によれば、複数本のワード線、前記ワード線と交差する複数 本の主ビット線とそれに選択トランジスタを介して接続された副ビット線および ソース線、前記ワード線と前記副ビット線、前記ソース線の交点の所に備えられ た、各々ソース、ドレイン、浮遊ゲートおよび制御ゲートを有し、その制御ゲー ト、ドレインおよびソースが各ワード線、副ビット線、ソース線にそれぞれ接続 されている。複数個のメモリセル、前記各メモリセルのソースまたはトレインを 正電位に充電する手段、 前Ｅ選択メモリセルの１１１６ゲートに正の波高値電位と負の波高値電位の間で 変動するパルス信号を印加し、その閾値が一定電圧に収束するようにする手段、 および前記各メモリセルのソースまたはドレインに微少電流を供給する手段を備 えたことを特徴とする不揮発性半導体メモリ装！、が提供される。
本発明の第４の側面による不揮発性半導体メモリ装置においては、ワード線を介 してメモリトランジスタ（セル）の制御ゲートにパルス信号を供給して消去・書 き込み動作を行う。漏れ電流に相当する極めて微少の電流を供給する手段を主ビ ット線またはＩＩビット線に設けて、消去・書き込み動作時に、列デコーダ回路 の動作に応じて所定のビット線に微少電流を供給する。したがって、多数のメモ リセルの閾値を同時に、しかも精度よく所定の値に制御できる。
なお、本発明のメモリセルの制御ゲートに印加される「信号」は正電位と負電位 の間で変化する信号と定義でき、本発明の意図する動作を達成できるものなら何 でも良い。
本発明の上記および他の目的は添付図面を参照した次の説明からさらに明瞭にな るだろう。
図面の簡単な説明 図ＩＡは本発明の第１の側面による不揮発性半導体メモリ（セル）の原理的回路 図である。
図ＩＢは図ＩＡに示されたメモリの動作を示す波形図である。
図２Ａは本発明の第２の側面による不揮発性半導体メモリ（セル）の原理的回路 図である。
図２Ｂは図２Ａに示されたメモリの動作を示す波形図である。
図２０および図２Ｄは消去・書き込み動作の間に、［２Ａに示されたメモリのゲ ートに印加されるパルスの波形図である。
図３は本発明の第１の側面による不揮発性半導体メモリ装置の回路図である。
図４Ａは図３に示されたメモリのワード線に印加されるパルスの波形図である。
図４Ｂは図３に示されたメモリの浮遊ゲートの電位を示す図である。
図４Ｃは図３に示されたメモリのビット線の電位を示す図である。
ＩＺ５Ａは図３に示されたメモリのワード線に印加されるパルスの波形図である 。
図５Ｂは図３に示されたメモリの浮遊ゲート線の電位を示す図である。
図５Ｃは図３に示されたメモリのビット線の電位を示す図である。
図６は本発明の第１の側面による別の不揮発性半導体メモリ装置の回路図であｚ ７は本発明の第２の側面による不揮発性半導体メモリ装置の回路図である。
［Ｚ８Ａ及び図８Ｂはそれぞれ、レベルシフタに入力される波形図、及びその波 形を示す図である。
図９Ａ及び図９Ｂは、それぞれ図７に示されたメモリの主要部を示す壽価回路図 及びそれに印加される電圧を示す波形図である。
図１０は本発明の第２の側面による別の不揮発性半導体メモリ装置の回路図であ る。
ｅｉｉｌｌ　ＩＡ及び図ＩＬＢはレベルシフタに印加される入力パルスの波形図 であり、図ＬＬＣはその出力パルスの波形図である。
図１２Ａ、１２Ｂ、１２Ｃは、それぞれ１図１０に示されたメモリ装置の浮遊ゲ ート電圧、ビット線電圧、および制御ゲート電圧を示す波形図である。
図１３Ａは本発明の第２の側面によるさらに他の不揮発性半導体メモリ装置の回 路図である。
図１３Ｂ及び１３Ｃはそれぞれ、図１３Ａに示されたメモリの主要部を示す等価 回路図及びそれに印加される電圧を示す波形図である。
図１４Ａは本発明の第２の側面によるさらに他の不揮発性半導体メモリ装置の回 路図である。
図１４Ｂ及び１４Ｃはそれぞれ、図１４Ａに示されたメモリの主要部を示す等ｆ Ｍ回路２及びそれに印加される電圧を示す波形図である。
図１５Ａ、１５Ｂ、１５ｃは、それぞれ、図１４Ａに示されたメモリ装置の浮遊 ゲート電圧、ビット線電圧、および制御ゲート電圧を示す波形図である。
図１６は電流供給手段の他の例を示す断面図である。
図１７Ａは本発明の第３の側面による不揮発性半導体メモリ装置の一実施例の回 路図である。
［１７Ｂは消去・薔き込み動作時に制御ゲートに印加されるパルスの波形図であ る。
図１８は本発明の第３の側面による不揮発性半導体メモリ装置の別の実施例の回 路図である。
図１９Ａ、１９Ｂ、１９Ｃは、それぞれ、図１８に示されたメモリ装置の浮遊ゲ ート電圧、ビット線電圧、および制御ゲート電圧を示す波形図である。
図２０は本発明の第３の側面による不揮発性半導体メモリ装置のさらに別の実施 例の回路図である。
図２１Ａは図２０の実施例の等価回路図である。
図２１Ｂはスイッチの動作タイミングを示す波形図である。
図２２Ａは図２０の実施例の別の等価回路図である。
図２２Ｂはスイッチの動作タイミングを示す波形図である。
２２２Ｃは合成パルスの波形図である。
図２３Ａは本発明の第３の側面による不揮発性半導体メモリ装置のざらに別のの 実施例の回路図である。
図２３Ｂは消去動作を説明するための表である。
図２４は本発明の第４の側面による不揮発性半導体メモリ装置のざらに別のの実 施例の回路図である。
ＩＪ２５は本発明の第４の側面による別の不揮発性半導体メモリ装置の回路図で ある。
図２６は本発明の第４の側面によるさらに別の不揮発性半導体メモリ装置の回路 図である。
図２７は微少電流源がチャージポンプ回路である実施例の回路図である。
図２８はチャージポンプの別の例の回路図である。
図２９は図２８に示されたチャージポンプに基づく動作波形を示す図である。
図３０は微少電流源がスイッチドキャパシタからなる実施例を示す回路図である 。
図３１は図３０に示されたスイッチドキャパシタ回路に基づいた動作波形図、図 ３２はスイッチドキャパシタ回路の別の例の回路図である。
図３３はズ３２に示されたスイッチドキャパシタに基づいた動作波形図である。
χ３４乃至図３７は、本発明の第４の側面による不揮発性半導体メモリ装置の他 の実施例の回路図である。
図３８Ａおよび３８Ｂはそれぞれ、従来のフラッシュＥＥＦＲＯＭの閾値の分布 を示すグラフである。
図３８Ｇは従来のＮＡＮＤ型ＥＥＦＲＯＭの閾値電圧の分布を示すグラフである 。
図３８ＤはＵＶＥＰＲＯＭの閾値電圧の分布を示すグラフである。
図３９Ａ及び図３９Ｂは従来の不揮発性半導体メモリの消去方法を示す回路図で ある。
Ｃ１１１４０Ａ及び４０Ｂは不揮発性半導体メモリの等価回路図及びその動作を 説明するための波形図である。
図４１はパルス発生回路の一例を示す回路図であり、ｅｉｌ１４１Ｂ及び４１Ｃ はその動作を説明するための波形図である。
図４２は不揮発性半導体メモリの動作を説明するための波形図である。
図４３Ａ乃至４３Ｇは本発明によって解決されるべき問題を説明するための波形 図である。
図４４および４５は本発明による閾値の調整の効果を示すグラフである。
図４６はｒＡＣパルス法」を適用されるべきメモリの基本構造のブロック図であ る。
好適実施例の説明 不揮発性半導体メモリセルの閾値電圧を調整する方法。
先ず、浮遊ゲート型不揮発性半導体メモリセルＭＬ−Ｍｎの閾値を揃える方法に ついて説明する。
この説明において、メモリセルＭｌ−Ｍｎを構成するトランジスタを「メモリセ ル」という、理解を容易にするために、より具体的に説明する。しかし、本発明 の詳細な説明に限定されるべきでない。記憶ノードＮ（１！ＩＩのトランジスタ とキャパシタの接合点）が位置する側のメモリトランジスタの電極をドレイン電 極とし、反対側のメモリトランジスタの電極をソース電極という、ソース電極、 ドレイン電極の上２己定義は便宜上のものである。場合によっては、実際の不揮 発性半導体メモリ装置の動作モードによって、記憶ノートが位置するメモリトラ ンジスタの電極をソース電極としたほうが良い場合もある。たとえば、周知の仮 想接地線システムにおいて、メモリトランジスタのドレイン電極が共通に接続さ れるビット線とそのソース電極が共通に接続されるソース線が交互に接地電位に 切り替えられる。本発明はこのようなモードをも含む。
また、メモリセルのある構造及び電圧の印加状態（電界強度の分布）において、 トンネル電流がメモリトランジスタの浮遊ゲートとチャンネルの間で流れること がある。しかし、次の説明では、トレイン電極を比較的高い電圧に置くために浮 遊ゲートから取り出された電子が最終的にドレイン電極に移動されることを考慮 して、メモリ構造や電界分布に関わらず、トンネル電流が浮遊ゲートとドレイン 電極の間で流れるものとする。
図ＩＢは本発明による不揮発性半導体メモリセルの閾値を調整する方法のタイミ ング国である。この調整方法において、一定の振幅、たとえば正、負電位の間で 振動するＡＣ電圧またはＡＣパルス信号が一定の回数だけ印加される。
この方法において、メモリトランジスタのドレイン電極はソース電極のそれより 高い電位に前もって維持されている。ドレイン電極を高電位に維持するには、ド レイン電極とそれに接続されたビット線の寄生容量を容量素子として利用して電 荷の蓄積を行うのが好適である。さもなければ、特別に容量素子をドレイン電極 に接続してそこに電荷を蓄積しても実現できる１次に、その制御ゲートに正負に 振動する交流パルス信号を印加する。制御ゲートに正の電圧を印可すると、その 印加電圧との相関により決まるある値またはその近傍の範囲（以下、期待値とい う）よりも低い閾値を有するメモリトランジスタはオン状態になり、不揮発性メ モリせるセルのドレイン電極からソース電極へ電荷が移動する。この結果、ドレ イン電圧は十分に低下して、以後負の電圧をソース電極に印加してもトンネル電 流が流れなくなる。すなわち、浮遊ゲートから電子の引き抜きが起こらなくなる ので、当該不揮発性メモリセルの閾値は以後変動しなくなる。
他方、制御ゲートに負の電圧を印加すると、メモリトランジスタの浮遊ゲートに 蓄積されていた電荷がトレイン電極に引き抜かれ、その引き抜かれた分たけ不揮 発性メモリセルの閾値電圧が低下する。引き続き制御ゲートに正の電圧を印加す ると、期待値よりも低い閾値を有するメモリトランジスタはオン状態になり、ド レイン電極からソース電極へ電荷が移動する。この結果、ドレイン電圧は十分に 低下して、以後負の電圧を制御ゲートに印加しても浮遊ゲートから電子の引き抜 きが起こらなくなり、当該不振発性メモリセルの閾値は以後変動しなくなる。
以上の操作を繰り返すと、最終的に全ての不揮発性メモリセルが閾値に収束する ことになる。尚、例えば、以上の操作の繰り返し数が少ないと十分閾値が一定の 値に厳格に収束せずに、所望の範囲を持つ場合もある。その場合であっても、上 記の方法を用いて不揮発性メモリセルの閾値が適切に調整されていることは明白 であり、厳格に一定値に収束するか所望の範囲に収束するかは収束の問題にすぎ ない。
この方法の原理からも明かであるが、不揮発性メモリセルの制御ゲートに印加す る交流パルス宿号の波形に特に限定はない、雉形波であっても良いし、正弦波で あっても良い。
さらに、具体的に説明する。例えば、３Ｖ−１０Ｖとの間で振動する交流パルス 信号をｌＯパルスだけある不揮発性メモリセルの制御ゲートに印加する場合を考 えてみよう。
先ず、選択トランジスタＴｒｉのドレイン電圧を５ｖにして、且つ当該適訳トラ ンジスタのゲート電圧を５Ｖにしてオン状態にすると、ビット線ＢＬ及びそれに 電気的に接続する部分が有する寄生容量が構成する容量素子が充電される。この 充電により、任意の不揮発性メモリＭｋに係わるメモリトランジスタのトレイン 電位を高めておく、その後、選択トランジスタＴｒｉをオフ状態（ゲート電圧Ｏ ｖ）にして、不揮発性メモリＭｋに係わるメモリトランジスタの制御ゲートに上 記交流パルス信号を印加する。先ず、このメモリトランジスタの制御ゲートに３ ｖなる正の電圧を印加すると、この正の電圧との相関で決まる期待値以下の閾値 を有するメモリトランジスタはオン状態になり、そのトレイン電極からソース電 極向かつてチャネル電流が流れる。このことは、容量素子に蓄積されていた電荷 の放出によるメモリトランジスタのドレイン電圧の低下を意味する。このような メモリトランジスタにおいては、以後負電圧の制御ゲートへの印加により、トン ネル電流が流れることはない１次に、このメモリアレイ・ジスタの制御ゲートに −ＩＯＶなる負電圧が印加すると、浮遊ゲートの電位は負、通常は制御ゲートの 電位の約半分になる。すると、浮遊ゲートからドレイン電極に少し電子が引き抜 かれ、これに対応するトンネル電流が浮遊ゲートとトレイン電極との間に流れる 。
この結果、浮遊ゲートから引き抜かれた電子の分だけメモリトランジスタの閾値 電圧が低下する。引き続き、このメモリトランジスタの制御ゲートに３Ｖなる正 の電圧を印加すると、期待値以下の閾値を有するメモリトランジスタのドレイン 電圧の低下が起こる。以後、この交流パルス信号の印加を繰り返す、すると、最 終的に、全ての不ｍ発性メモリセルの閾値は期待値に収束するように調整される 図４２Ａ乃至４２Ｃは浮遊ゲート型メモリトランジスタの制御ゲートにパルス状 の制御ゲート電圧ＶＣＧ（図４２Ｃ）を印加した場合の浮遊ゲート電位ＶＦＱの 軽小的変化（同図Ｃ）及びビット線電位ＶＢＬの経時的変化（同図Ｂ）を示して いる。
同図Ｃに示す制御ゲート電圧ＶｃＧは５ｖと−ＬＯＶとの間で振動する複数個の パルスが連続して結合することで構成される交流電圧（（１）、（２）、、、（ ６）１１、である。図４２Ａの（ａ）、（ｂ）、　（Ｃ）に示すように、初期状 態では、−６Ｖ、−４Ｖ、２Ｖのように異なった、浮遊ゲート電位ｖｒｃは約１ ００μ秒間で所定の電位（約−２Ｖ）に収束している。メモリセルの閾値は、浮 ゲートの約２倍と考えて良いので、交流電圧の制御ゲートへの印加により、当初 １２Ｖ、８Ｖ、４ｖのように分布していた閾値が約４Ｖに収束したことが分かる 。この時、図４２Ｂの（Ｃ）に示すように、低い閾値を有するメモリセルでは第 １のパルス（１１４２（Ｃ）の（１））を印加するや否や急速にビット線電位ｖ ｌＬが低下して以後一定値に漸近している。一方、図４２Ｂの（ａ）、　（ｂ） に示すように、高い閾値を有するメモリセルでは第４のパルス（図４２（ｃ）の （４））が印加されるまでビット線電位ＶδＬが急速には低下せず、閾値が大き なもの程ビット線電位ＶＩＩＬの低下する時期が遅＜、Ｕ値の大きさに係わらず 一定のビット線電位ＶＢＬに漸近している。従って、図４２によれば、浮遊ゲー ト型メモリトランジスタの制御ゲートに交流電圧を印加した場合、そのメモリセ ルの閾値をｌｌＲ１できることが分かる。
このような効果は、図４４及び４５に明確に示されている。これらの図の横軸は メモリセルの初期の閾値電圧、縦軸は１０個のパルスからなる交流電圧を制御ゲ ートに印加することにより収束した閾値である。交流電圧を構成するパルスば、 図４２の場合は、４ｖ、３Ｖまたは２Ｖ（１５μ秒）と−１０Ｖ（１０μ秒）と の間で振動する矩形波であり、図４２の場合は３Ｖ（１５μ秒）である、これら の２から分かるように、少なくとも当初の閾値と制御ゲートに印加する交流電圧 をパラメータとして、閾値の収束値または収束範囲は予想できる。また、これら の図面から、■初期の閾値が４Ｖ以上である場合には、初期の閾値に係わらず期 待値は約一定であること、■制御ゲートに印加する交流電圧の正の波高値電圧よ りもメモリセルの初期の閾値の方が大きい場合に、初期の閾値に係わらず期待値 は約一定であること、■制御ゲートに印加する交流電圧の負の波高値電圧は一１ ０Ｖ以下であれば、初期の閾値に係わらず約一定！あることが分かる。■初期の 閾値（ｖｔｈｏ）が４Ｖより小さく、制御ゲートに印加される正の電圧が■＋で アレば、収束後の閾値が０．７＋乃至０．８＋　（ＶｔｈＯ＝２Ｖの場合、約０ ゜７０Ｖ＋、ＶｔｈＯ＝３Ｖの場合、約０．７３Ｖ＋、ＶｔｈＯ＝４”＃）場合 、約０．８０Ｖ＋）である。
上記の閾値のｓｉｎ方法は、より低い方の電圧（正負に振動する交流電圧の場合 には、負の電圧）を印加することでメモリセルの閾値を低下させ、より高い方の 電圧（正負に振動する交流電圧の場合には、正の電圧）を印加することで、メモ リセルの閾値の検証と選別を行っていると言える。ここで、メモリセルの閾値の 検証とは、対象となるメモリセルの実際の閾値と、より高い方の電圧との相関で 決まる閾値の収束値又は収束範囲である期待値とを比較する操作の意味であり、 メモリセルの選別とは、期待値以下の閾値を有するメモリセルであるかそうでな いかを区別する操作を意味する。より高い方の電圧に晶づきメモリセルの選別が 行われると、期待値以下の閾値を有するに至りたメモリセルでは、当該メモリセ ルが有するメモリトランジスタのトレイン電圧が低下して、以後より低い方の電 圧を印加しても、トンネル電流が流れず、以後メモリセルの閾値の検証に供され ることがない。他方、未だに期待値より大きな閾値を有するメモリセルでは、低 い方の電圧を印加すれば、トンネル電流が流れるので、期待値以下の閾値になる までメモリセルの閾値の検証とそれに引き続くメモリセルの選別に供される。
この場合、メモリセルの閾値が収束すべき期待値は、制御ゲートに印加するより 高い方の電圧により任意に決定できる。又、より低い方の電圧の印加時間を短く する程、その間に流れるトンネル電流をより小さくすることができる。換言すれ ば、浮遊ゲートからより少しずつ電子を引き抜くことができるので、メモリセル の閾値の期待値への収束の精度を高めることができる。他方、より高い方の電圧 の印加時間が短いと、その間にメモリトランジスタのとレイン電圧が低下しきら ないうちにより低い方の電圧が始まってしまい、メモリセルの閾値の収束を適切 に制御できなくなる。それ故、不＃ＩＲ，性メモリ装置自体の動作速度への支障 が生じない限りにおいて、より高い方の電圧の印加時間は長いのが好ましい。
正負に振動する交流電圧の場合には、正電圧の絶対値は、負電圧の絶対値よりも 小さい方が好ましい、ゲート酸化膜内の電界強度分布にもよるが、制御ゲートに 正電圧を印加した時の電子の浮遊ゲートへの注入の起こりやすさと、ｌ！１ＩＩ ｊゲートに負電圧を印加した時の電子の浮遊ゲートからの引く抜きの起こりやす さとが概ね同じであるとすると、正電圧の絶対値の方が負電圧の絶対値より大き い場合結果としてメモリセルの閾値を招来する場合が有り得る。勿論、正電圧の 印加による電子の浮遊ゲートへの注入を無視できる条件もあるが、総じて、メモ リセルの閾値の変化に及ぼす正電圧の印加の効果を下回れば、上記の閾値のｇｉ 整方法は十分実効的であると言える。
メモリトランジスタの制御ゲートに印加するより低い方の電圧は、そのメモリト ランジスタのトレイン電圧を基準にして十分低いのが好ましい、このより低い方 の電圧の印加により、４′ｉＩ！ゲートからの電子の引き抜きを行うが、交流電 圧の印加の過程でドレイン電圧は徐々に低下していく、それに応じて浮遊ゲート からの電子の引き抜きは困難となる。それ故、制御ゲートに印加するより低い方 の電圧を、そのメモリトランジスタのドレイン電圧を基準にして十分低くして、 電子の引き抜き、トンネル電流の流れ具合を容易にする。それ故、制御ゲートに 印加するより低い方の電圧の振幅がドレイン電圧の変動に応じて変化するのが好 ましい。
上記の閾値の調整方法においては、より高い方の電圧（正負に振動する交流電圧 の場合は、正の電圧）をより低い方の電圧（正負に振動する交流電圧の場合には 、負の電圧）よりも先にメモリトランジスタの制御ゲートに印加するのが好適で ある。なぜならば、対象となるメモリセルがＥＥＰＲＯＭの場合、先に負の電圧 を印加すると、既に十分低い閾値を有するメモリセルのその閾値が更に低くなり 、このメモリセルは一種の過消去状態になる。この結果、ソース電極とドレイン 電極とが短絡状態になり、トレイン電圧の印加が不能になり、データの読み出し 不良、ビット線の充電不能零の支障が生ずるからである。
しかし、より低い方の電圧を最初に印加しても構わない０例えば、−１０Ｖなる 低い電圧でなく、−１Ｖなる高い電圧であるならば、上記のような過消去の問題 は発生しないことも実際には多い、それ故、最初により低い方の電圧を印加して も構わない。但し１例えば、１初に−ＩＶを印加し１次に３Ｖを印加した以後は 、例えば−１０Ｖ、即ちメモリトランジスタのドレイン電圧を基準にして十分低 い負電圧を印加した方が、トンネル電流が流れ房くなるので好ましい。
以上解説した閾値の調！方法は、見方を変えれば、浮遊ゲート型下ｖｌ尭性メモ リセルの閾値を低下させ、所望の値乃至は所望のｉｔ！１１１１１に収束させる 新しい方法にとどまらず、浮遊ゲート型不渾発性メモリセルの消去（または定＃ １ＩＩｒＩ何では、書き込み）の新しい方法でもある。その意味から、以下の実 施例において儲、この方法を便宜的に交流パルス法と総称する場合がある。
交流パルス法を適用するメモリの基本構造の＃ｌＥ！Ａ図４６を参照して、上述 の交流パルス法が適用される不揮発性記憶装置の基本構造についてｇｇｘする。
同図において、■はメモリアレイ、２（２１〜２４）Ｌｔマルチプレクサに代表 される選択回路、３は電圧源、４は交流電圧発生回路、５は電圧検出回路、６は その他の周辺回路、モして７は制御回路である１ｗｉまたはＷＬｉはワード線、 ｓｊはソース線、ＢｋまたはＢＬｋはビット線、ＳＴｋはゲート選択線、ＳＬＩ はソース選択線、Ｔｒｋは選択トランジスタである。ここで、ｉ、ｊ、ｋ及び１ はワード線、ソース線等の線の本数および選択トランジス夕の個数に対応する整 数である。
メモリアレイ１は、複数の不揮発性メモリセルＭ１〜Ｍｎが規則的に配！して構 成されている。任意の不揮発性メモリＭｋは制御ゲートと浮遊ゲートとを有する トランジスタ（以下メモリトランジスタという）を備え、ワード線Ｗｉとビット 線Ｂｋとの交差位置に配！している。メモリトランジスタのゲート電極、トレイ ン電極、及びソース電極はそれぞれ、ワード線Ｗ１、ビット線Ｂｋ及びソース線 ＳＪに接続している６選択回路２は、制御回路７からの制御信号により特定のア ドレスに対応するワード線、ビット線及びソース線を選択する。この意味から、 選択回路２はアドレスデコーダを内蔵していると考えても構わない。選択回路２ １は選択すべき特定のビット線のみに電圧を印加することで、節電に畜与してい る０選択回路２２は特定のゲート選択線を選択して、そのゲート選択線に対応す る選択トランジスタの開閉動作を可能にする。これらの選択回路２１．２２によ り、交流パルス法に必要なビット線または補助的に付加した容量素子を充電する ことができる。選択回路２３および２４は、特定のワード線および特定のソース 線を選択する。交流電圧発生回路４は、所定の交流パルス信号を選択回路２３を 介して選択されたワード線に供給する。この回路４はワード線を選択するための 選択信号である直流電圧信号を発生する回路、即ちワードＩＩ駆動回路と同一ま たはその一部としても構わない。電圧検出回路５は交流パルス法の適用中または これを適用した結果低下したビット線の電位を検出する。この回路５は、メモリ 情報を読み出すためのセンス回路と兼用であっても構わない０周辺回路６は、交 流パルス法の適用上直接的には必要とされない回路を総括的にまとめ、簡潔に表 記したものである。
制御回路７は、選択回路２　（２１−２４）、電圧源３、交流電圧発生回路６を 統括的に制御するものであり、各回路の動作タイミングの制御を初めとする交流 パルス法の操作に必要な全ての制御を司る。制御回路の一部または全部は、メモ リアレイ１が配置するチップ上に形成されても構わないが、当該チップの外部か ら制御信号を入力されて交流パルス法の操作のために制御回路７が行う制御は、 例えば下記の通りである。
ｌ　選択回路２を制御して、 （１）特定のメモリセル、特定のワード線またはビット線を選択する。一度に複 数のメモリセル、ワード線またはビット線を選択することもできる。
（２）選択されたメモリセルのソース電位、ドレイン電位、基板電位等を所定値 に設定することができる。これにより、選択されたビット線の電位を相対的に高 くして、その浮遊状態に維持することを初めとしてメモリトランジスタ内にトン ネル電流やチャンネル電流が流れやすい電位条件を設定することができる。
２　交流電圧回路４を制御して、 （１）所定の交流パルス信号を選択する。パルスの振幅、交流電圧を構成するパ ルスの種類や数あるいは周期、パルス幅、ピーク値、パルスの波形苓を適宜設定 することができる。また、正電圧と負電圧の何れを先に印加するかを変更する□ 　ことができる。特に、例えば、制御回路７は、特定のワード線の電位が低下し つつあることを検出した電圧検出回路５からの信号に基づき、負電圧の波高値の 絶対値を増加させ得る。同様に、制御回路７は電圧検出回路５からの信号に基づ き、パルス幅や交流パルスを構成するパルスの種類を変化させることができる。
（２）所定の交流パルス信号を選択回路２３を介して特定のワード線に印加する ことができる。
（３）交流電圧回路４による交流パルス信号の特定のワード線への印加を停止す ることができる。特に、制御回路７は、特定のワード線の電位が十分低下したこ とを検出した電圧検出回路５かもの信号に基づき、そのワード線への交流電圧の 印加を停止する。これにより、節電に資する。
３　電圧源３はスイッチドキャパシタの動作に必要な電圧源のオン・オフ制御を 可能とするように制御される。
以下に説明する各実施例において、図４６に示された不揮発性メモリ装置の基本 構造は特記する場合を除き、基本的に共通する。従って、各実施例においては、 メモリアレイ１の主要部のみを原則として解脱すれば足りる。
側面Ｉ 図３を参照して、本発明の第１の側面による不揮発性半導体メモリ装置について 説明する。
同図において、不揮発性メモリセルがマトリックス状に配列され、不揮発性半導 体メモリ装置を形成している。メモリセルＭ１１．Ｍ１２、Ｍ２１、Ｍ２２の各 メモリセルは、半導体基板にソース・ドレイン拡散層が形成され、約１００Ａの ゲート酸化膜が形成され、そのゲート酸化膜とＯＮＯ膜（シリコン酸化膜、シリ コン窒化膜、シリコン酸化膜）蔓の絶縁膜とによって浮遊ゲートが覆われ、その 上に制御ゲートが形成されている。
メモリセルＭｌｌ、Ｍ１２の制御ゲートはワード線Ｗｌと接続され、メモリセル Ｍ２１．Ｍ２２の制御ゲートはワード線Ｗ２と接続されている。ビット線Ｂｌの メモリセルＭｌｌ、Ｍ２１１１、の一方の電極、およびセレクトトランジスタＴ ｒｉのソース電極に接続され、ビット線Ｂ２はメモリセルＭ１２、Ｍ２２１１１ 、の一方の電極、およびセレクトトランジスタＴｒ２のソース電極に接続されて いる。メモリセルＭＩＬとＭ１２の接続点とメモリセルＭ２１とＭ２２の接続点 がそれぞれ共通接続されてソース＊ｓｉを介してソース側セレクトトランジスタ のソースに接続されている。セレクトトランジスタＴｒｉ、Ｔｒ２は、そのドレ イン電極がプルアップ回路１０にそれぞれ接続され、それらのゲート電極は基準 電圧源１１に接続されている。ビット線Ｂ１とソース線Ｓｌの間にキャパシタＣ １が接続され、ソース線Ｓ１とビット線Ｂ２の間にキャパシタＣ２が接続されて いる。尚、キャパシタＣ１、Ｃ２はトランジスタを介して接続してもよい。
熱論、これに限定するものではないが、実施例の個々のメモリセルは、その浮遊 ゲートが３μｍＸ１μｍのサイズで、チャネルやソース・ドレイン拡散層の一部 とゲート絶縁膜を挟んで形成され、そのチャネル領域のサイズは、１μｍ×μｍ であるとする。
また　キャパシタＣ１、Ｃ２の必要な容量は、以下のような条件で決定される。
■（１メモリセルの浮遊ゲートの容量）（（ビット線、ソース線間のキャパシタ ンス） ■（浮遊状態のビット線の漏れ電流とそのキャパシタンスで決まる時定数））（ ワード線に印加される交流電圧のパルス幅）しかも、交流パルス法が適用され、 メモリトランジスタの制御ゲートに交流電圧が印加されている場合には、この交 流電圧を印加している間に生ずるビット線の電位降下が５％以内であることが望 ましい。
経験的に言うと、上記の■および■の条件を満足する容量素子９、ＣＯは１００ 〜３００ｆＦ程度である。この意味から、ビット線およびこれに電気的に接続す る部分が有する寄生容量がこの値よりも大きい場合には、補助用容量素子Ｃ１１ Ｃ２を設ける必要はないと言ってよい。
図４Ａ−４Ｃの波形図を参照して、上記のメモリ装置に対する消去方法を説明す る。
先ず、ビット線Ｂ１と電位を５ｖにし、ビット線Ｂ２の電位を接地電位とし、ソ ース線Ｓ１の電位を接地電位とする。
次に、選択トランジスタＴｒｉ、Ｔｒ２をオフ状態として、ビット線Ｂ１、Ｂ２ をフローティング（浮遊状態）にする、キャパシタＣ１，Ｃ２は充電された状態 となる。続いて、ワード線Ｗ２は接地電位に落とし、図４Ａに示すパルス波（信 号）をワード線Ｗ１およびメモリセルＭｌｌ、Ｍ１２の制御ゲートに印加する。
ワード線Ｗ１に接続された浮遊ゲートの電位は、図４０に示すように、制御電位 が印加されると、徐々に減少する０図４Ｃに示すように、ビット線Ｂ１に接続さ れたドレイン電極の電圧は、浮遊ゲートの電位が所定の閾値で、制御ゲートに正 電位が印加されると低減する。
上述のように、ビット線を介して制御ゲートに印加されるパルス波は、最初に波 高値が３Ｖの正電位であり、パルス幅が２０μｓのパルスが印加され、続いて波 高値が一１０Ｖで、パルス幅が１０μｓの負電位のパルスを印加される。制御ゲ ートに正負の電圧を交互に繰り返して印加して、浮遊ゲートとドレインでの電位 を低減する。
尚、パルス波の正電位の電圧の絶対値は、負電位の電圧の絶対値よりも小さく設 定する必要がある。また、メモリセルのビット線を介して制御ゲートには正電位 のパルスを印加した後、負電位のパルスを印加するように設定する。なお、パル ス波はスイッチ１３を介してパルス発生回路から印加される。
この操作により、メモリセルＭｌｌの制御ゲートに接続されたワード線Ｗ１に負 のパルスを印加されると、その浮遊ゲートとドレイン拡散層間にトンネル電流が 流れる。その結果として、浮遊ゲートに蓄積された電荷は減少する。閾値が律々 に低くなるとき、ソース・ドレイン間にチャンネル電流が流れ始める。このチャ ネル電流により、ドレイン電圧が低下し、浮遊ゲート、ドレイン間にトンネル電 流が流れなくなる。こうして、メモリセルＭｌｌは収束された閾値電圧を持つよ うになる。
一方、メモリセルＭ１２においては、ビット線Ｂ２の電位が接地電位であるため に、その浮遊ゲートとドレイン（あるいはソース）の間にトンネル電流は流れず 、メモリセルＭＬ２の閾値は高い電圧状態を保持している。
メモリセルＭ２１．Ｍ２２においては、ワード線ｗ２の電位が接地電位であるた め、それらの浮遊ゲートの電位は変化せず、閾値も変わらない。
次に、メモリセルが２Ｖと低い閾値を持つ場合について説明する。
先ず、閾値電圧が高い場合と同様に、ビット線、ソース線、ワード線、選択トラ ンジスタに信号を印加する。
ビット線Ｂ１の電位を５ｖにし、ビット線Ｂ２の電位を接地電位とし、ソース線 Ｓ１の電位を接地電位とする。
次に、選択トランジスタＴｒｉ、Ｔｒ２をオフ状態として、ビット線Ｂ１、Ｂ２ を浮遊状態にする。そのとき、キャパシタＣ１、Ｃ２は充電状態になっている。
続いて、ワード線Ｗ２は接地電位に落とし、図５Ａに示されたパルス波（信号） がワード線Ｗｌ、即ちメモリセルＭＬＩ、Ｍ２２の制御ゲートに印加する。
この操作によって、メモリセルＭｌｌでは、その制御電極に接続されたワード線 Ｗ１に正のパルスが印加されると、そのソース・ドレイン間にチャンネル電流が 流れ、ドレイン電圧が低下する。結果として、負のパルスが印加されても、浮遊 ゲートとドレインの間にトンネル電流が流れなくなる。このように、正のパルス を最初に印加することにより、既に閾値の低いメモリセルの浮遊ゲートから、更 に、電荷を引き抜くことは起こらず、このため、従来行われていた消去前の書き 込み動作が不要となる。ここで、ドレイン電圧を十分低下させるためにはパルス の正電位の期間を長くすることが望ましい。
一方、メモリセルＭ１２においては、ビット線Ｂ２の電位が接地電位であるため 、その浮遊ゲートとドレイン（或いはソース）との間にトンネル電流は流れず、 メモリセルＭ１２の閾値は高電圧のままである。
また、メモリセルＭ２１、Ｍ２２においては、ビット線Ｂ２の電位が接地電位で あるため、その浮遊ゲートの電位は変化せず、閾値も変わらない。
さらにワード線Ｗ１の受け持フているビット線の電位が全て低下した時点で、消 去動作を完了することにより、ゲートがワード線に接続している多数のメモリセ ルを並列に消去することができる。消去動作は通常は１０周期以下で終了するの で、並列接続されるメモリセルの数の上限を１２８程度に設定することにより、 消去に長時間を費やす必要がなくなる。
ここで、ビット線の電位は、ソース電流により、時間と共に徐々に低下するので 、この低下を見込んだパルス振幅をワード線に与えることにより、より高速で安 定な消去動作を実現することができる。また、パルス幅を狭くすることにより、 精度制御の精度を上げることができる。
熱論、本発明の第１の側面による不揮発性半導体メモリ装置は図３のものに限定 されるものではなく、同一の同一の消去動作は、図６に示すような不揮発性半導 体メモリ装置にも適用できる。
図６に示されたメモリ装置においては、セレクタトランジスタＴｒｉ、Ｔｒ２の チャンネルに対してワード線Ｗｌ−Ｗ４が直交し、各メモリセルＭｌｌ、Ｍ１２ 、Ｍ２２、Ｍ３１、Ｍ３２、Ｍ４１、Ｍ４２のソース線５ｌ−３３を広域ソース 線Ｓｉに接続している。
また、一本のワード線に接続された多数のメモリセルの閾値について、消去動作 を同時に制御できるため、メモリセルが上記のような寸法であれば、並列に配列 できるメモリセルの数は６４程度から１０００程度に向上させることができると ともに、消去時間を大幅に短縮できる。
本発明の第１の側面による不揮発性半導体メモリ装置は、不揮発性メモリセルの 制御ゲートにパルス波（信号）を印加して浮遊ゲートに首積された電荷を消去し て、それによってメモリセルを初期状態に設定するものである。従って、消去方 法が簡便である。また、従来行われていた消去前の書き込み動作が不要になり、 消去時間を大幅に短縮できる。
また、並列に接続された多数のメモリセルの消去を同時に実行できる。制御ゲー トに印加されるパルス波（信号）のパルス幅を制御することによって、メモリセ ルの閾値電圧を精度よく設定できる。これによって、不揮発性メモリセルの閾値 のばらつきによる誤動作を解消するための特別の帰還回路や論理回路を必要とし なくなる。その結果、同じ記憶容量であるとするならば、従来よりも、小型の不 揮発性半導体メモリ装置が提供できるとともに、製造コストを低減できる。
熱論、書き込み動作においても、類似の動作によって、処理時間を短縮できる。
側面工■ 本発明の第２の側面による不揮発性半導体メモリ装置について説明する。
図７は、本発明の第２の側面による不揮発性半導体メモリセルの一実施例の回路 ２である。
同図において、不揮発性半導体メモリ装置は、不揮発性メモリセルアレイ２１、 レベルシフタ回路２２、不揮発性メモリセルの閾値電圧を検出するための閾値検 出回路２４、スイッチ回路２３．２５、行・列デコーダ（図示しない）、センス アンプ回路（図示しない）蔓からなる。
メモリセルアレイ２１においては、選択用トランジスタＴｓａｌのトレインが主 ビット線ＢＬａｌに接続され、そのソースに副ビット線ＢＬｓａｌが接続されて いる。副ビット線ＢＬｓａｌに不揮発性メモリＭａｔ、Ｍａ２のドレインが接続 され、不揮発性メモリＭａｌ、Ｍａ２のソースが共通接続され、ソース側選択ト ランジスタＴｒｓｌのドレインに接続され、ソース側選択線ＳＬＩがソース側選 択トランジスタＴｒｓｌの制御ゲートに接続されている。不揮発性メモリＭａ１ 、Ｍａ２のソース・ドレイン間にキャパシタＣａｌが接続されている。
一方、主ビット線ＢＬｂＬには、選択用トランジスタＴｓｂｌのドレインが接続 され、そのソースに副ビット！１ＢＬｓｂｌが接続され、不揮発性メモリＭｂｌ 、Ｍｂ２とキャパシタＣｂｌは上記と同様な接続となっている。
ワード線Ｗ１は、不揮発性メモリＭａ１．Ｍｂｌの制御ゲートに接続され、ワー ド線Ｗ２は、不揮発性メモリＭａ２、Ｍｂ２の制御ゲートに接続されている。
選択用トランジスタＴｓａｌと副ビット線ＢＬｓａｌに接続されたキャパシタＣ ａ１および不揮発性メモリＭａｌ、Ｍａ２を１ブロツクｌａｌとし、このような ブロックが主ビット線Ｂｌａｌに接続されている。そして、選択用トランジスタ Ｔｓｂｌ、キャパシタＣｂｌおよび、メモリセルＭｂｌ、Ｍｂ２が主ビット線Ｂ Ｌｂｌに接続されている。
ワード線Ｗ１、Ｗ２１、いは共通接続されて、スイッチ回路２３を介して、レベ ルシフタ２３に接続されている。スイッチ２３はマルチプレクサでもよく、ブロ ック毎にマルチプレクサを介してレベルシフタ回路２２に接続するようにする。
また、副ビット線ＢＬｓａｌは、スイッチ回路２５を介して閾値検出回路２４に 接続され、副ビット線ＢＬｓｂｌも同様に閾値検出回路２４に接続されている。
閾値検圧回路２２は、）ランシフタ（ＭＯＳＦＥＴ）Ｔ６、Ｔ７からなるＣＭＯ Ｓインバータから構成されている。
レベルシフタ回路２２は、トランジスタ（ＭＯＳＦＥＴ）Ｔ２、Ｔ３かもなるＣ ＭＯＳインバータと、その入力側に常時オン状態に設定されたトランジスタＴ４ と、このＣＭＯＳインバータの出力をその入力側に正帰還するトランジスタＴ５ から構成されている。
動作においては、レベルシフタ回路２２の入力段には、ｌ！１８Ａに示すような 波高値が５ｖのパルスが印加され、その出力段から図８Ｂに示すような正負（３ ｖ１−　ｉ　ｏ　ｖ）に振幅するパルスが出力される。即ち、レベルシフタ回路 ２２の入力段には、′Ｈ”レベル（５Ｖ）、”　Ｌ”レベル（ＯＶ）のパルス信 号が所定の周期で供給されており、’Ｌ”レベルが入力されると、その出方は” Ｌ”レベル（−１０ｖ）となり、−ＬＯＶＪ電圧がワード線ｗ１、ｗ２に印加さ れる。また、Ｈ”レベルが入力されると、その出力は、Ｈ”レベル（３ｖ）とな り、３Ｖの電圧がワード線Ｗ１、Ｗ２に印加される。
また、閾値検出回路２４は、トランジスタＴ７のソースに印加される電圧源Ｖｏ ０を不揮発性メモリＭａ１．Ｍａ２１１、の消去時の浮遊ゲート電圧の略２倍の 電圧に設定する。
さらに、ブロックｌａｌ、１ｂｌ１１、は基本的に、キャパシタとトランジスタ からなるＤＲＡＭを構成している。例えば、ブロックｌａｌはほぼ、ワード線と して選択ゲート線ＳＴＩを用いた選択トランジスタＴｓａｌ、補助キャパシタＣ ａｌと副ビット線ＢＬｓａｌの寄生容量からなるキャパシタンスｃｏ、および不 揮発性メモリ素子Ｍａｌ、Ｍａ２かもなるＤＲＡＭセルを構成する。
書き込み・消去またはリフレッシュ動作が、ＤＲＡＭに対して、通常の方法でな される。　ＤＲＡＭに一旦記憶されたデータは不揮発性半導体メモリ装置の所定 のメモリ素子（セル）に転送される。
なお、副ビット線ＢＬｓａｌと不揮発性メモリＭａｔ、Ｍａ２による浮遊容量が 小さい場合は、キャパシタＣａｔを必ずしも設ける必要はない０、メモリ素子の 微細化に伴って畜生容量は小さくけれども、浮遊容量が１ｏｏｐＦ以上であれば 、キャパシタは省略できる。
ｆｆ１９Ａ、９Ｂを参照して、図７に示された不揮発性半導体メモリセルの書き 込み・消去動作について説明する。
図９Ａは図７の主要部を示す回路図である。図９Ｂは回路の各部に印加される波 形を示す、Ｗ９Ａにおいて、Ｔ１は選択トランジスタ、Ｍａｔは不揮発性メモリ 素子、ＣＯは浮遊容量、ＲＯは漏洩電流に対応する等価抵抗を示している。以下 、漏洩電流が無視し得る場合について説明する。
先ず、書き込み・消去動作について、不揮発性メモＭａｔの閾値が７ｖ以上ある ものとして説明する。
１沢用トランジスタＴ１をオン状態とし、副ビット線ＢＬｓａｌに５Ｖの電圧を 印加し、ソース線の電位を接地電位として、副ビット線ＢＬｓａｌを充電（プリ チャージ）する、その後、選択用トランジスタＴｓａＬをオフ状態として、副ビ ットｊｉＢＬｓａｌを浮遊状態とするやキャパシタＣａｔを含めた容量成分ＣＯ は充電された状態となる。
続いて、ワード線Ｗ１を介して、不揮発性メモリＭａｌの制御ゲートに、図９Ｂ ＆：示すような、パルス信号が印加される。不揮発性メモリＭａｌの制御ゲート に負（−１０Ｖ）のパルスが印加されると、不揮発性メモリＭａｔの浮遊ゲート とドレインの間にトンネル電流が流れ、閾値電圧ｖｔｈが十分低くなった時点で 、ソース・ドレイン間にチャンネル電流が流れる。このチャンネル電流により、 トレイン電圧（副ビット線ＢＬｓａＬの電位）が低下し、浮遊ゲートとドレイン 間にトンネル電流は流れなくなり、不揮発性メモリＭａｔの閾値電圧は低下して 、不揮発性メモリの閾値電圧は一定値に設定される。
次に、不揮発性メモリＭａｌの閾値電圧が２ｖと低い場合について説明する。
先ず、閾値電圧か高い場合と同様に、副ビット線ＢＬｓａｌの電位を５ｖにし、 ソース電位を接地電位とし、選択用トランジスタＴ１をオフ状態とし、副ビット 繰ＢＬｓａｌを充電（プリチャージ）して浮遊状態にする。容量成分ｃｏは充電 された状態になっている。
続いて、上述の場合と同じように、ワード線Ｗ１を介して、制御ゲートに図９に 示すように、パルス信号を印加する。不揮発性メモリ素子Ｍａｌに正電圧（３Ｖ ）が印加されると、ソース・ドレイ間にチャンネル電流が流れ、ドレイン電圧が 低下し、負電圧（−１０Ｖ）が印加されても、浮遊ゲートとドレインの間にトン ネル電流は流りなくなる。このように、正電圧のパルスが印加されることにより 、初期状態におし１て閾値電圧の低い不揮発性メモリ素子の浮遊ゲートから更に 電荷を引き抜くことはなくなる。すなわち、過消去状態は起こらない。
従って、たとえ、閾値電圧の異なる不揮発性メモリを同時に消去したとしても、 過剰消去となることはない、したがって、従来行われていた消去前の書き込み動 作によって閾値を揃える操作を必要としない。
ズ１０を参照して、本発明の第２の側面による不揮発性半導体メモリ装置の別の 実施例について説明する。
図１０の実施例はレベルシフタ回路の構成が図７の実施例と異なるのみであって 、他の回路構成は同一であるので、同一部分の説明は省略する。
レベルシフタ回路２２′はトランジスタ（ＭＯＳＦＥＴ）Ｉ８．Ｉ９からなるＣ ＭＯＳインバータ２６と、トランジスタ（ＭＯＳＦＥＴ）ＴＩＯｌＴｌｌからな るＣＭＯＳインバータ２７、トランジスタ（ＭＯＳＦＥＴ）Ｔ１２．Ｔ１３から なるＣＭＯＳインバータ２８と、インパータエ１、Ｉ２およびキャパシタＣ１か らなるスピードアップ回路２９、およびトランジスタＴ１４、Ｔ１５かもなり、 トランジスタＴｌｌとトランジスタＴ１２のトレインが共通接続され、ＣＭＯＳ トランジスタ２６の入力端子に接続され、その接続点にＯｖが印加されている。
ＣＭＯＳインバータ２７の出力端子は、トランジスタＴ８のソースに接続され、 ＣＭＯＳインバータ２８の出力端子は、トランジスタＴ９のソースに接続され、 トランジスタＴｌｌ、Ｔ１２の共通接続されたソースは、ＣＭＯＳインバータ２ ６の入力端子に接続されている。ＣＭＯＳインバータ２８の入力端子には、スピ ードアップ回路２９とトランジスタＴ１５のドレインが接続され、その出力端子 にトランジスタＴ１５のゲートが接続され、そのソースが負の電圧源に接続され ている・ 動作においては、ＣＭＯＳインバータ２７．２８の入力端子には、それぞれ５Ｖ の波高値のパルス信号ＩＮＩ、ＩＮ２がそれぞれ印加され、トランジスタＴ１０ のソースには正電圧（３ｖ）が印加され、トランジスタＴ１３には負の電圧（− １０Ｖ）が印加されている。
次に、図１１Ａ乃至１１Ｃに基づいて、レベルシフタ回路２２１の動作について 説明する。
ｅｌｌｌｌｌＡに示すように、”Ｌ”レベルの信号がＣＭＯＳインバータ２７に 入力されると、トランジスタＴＩＯがオン状態となり、トランジスタＴ８がオン 状態になる。一方、ＣＭＯＳインバータ２８の入力端子には、′Ｌ”レベルが入 力されるので、トランジスタＴＩ２はオフ状態を維持し、トランジスタＴ９もオ フ状態であるので、ＣＭＯＳインバータ２６の出力端子からは、３ｖの電圧がワ ード線Ｗ１．　Ｗ２１１１、に印加される。
続いて、′Ｈ″レベルの信号がＣＭＯＳインバータ２７に入力されると、トラン ジスタＴＩＯはオフ状態となる。一方、ＣＭＯＳインバータ２８の入力端子には 、′Ｈ”レベルが入力されるので、トランジスタＴ１３はオン状態となり、トラ ンジスタＴ９もオフ状態となるので、ＣＭＯＳインバータ２６の出力端子を介し て一１０Ｖの電圧がワード線Ｗ１、Ｗ２１１、に印加される。
結果として、ｌｌｌＩｃに示すようなパルス信号がワード線Ｗ１、Ｗ２１１２、 に印加されることによって、不揮発性メモリ素子の閾値が一定に揃う。
次に、副ビット線に蓄積された電荷の漏洩が大きい場合について説明する。
１］９Ａに示した等価抵抗ＲＯの値が小さい場合、すなわち、漏洩電流（リーク 電流）が大きい場合、浮遊ゲート電圧ＶＦ（＋が収束し難ないものとなる１図１ ２Ａ〜Ｃがそのような場合を説明するための不揮発性メモリの各部の波形を示す ものである。
ｆｆ１１２ｃに示すように、不揮発性メモリ素子の消去のために、波高値が５ｖ から一１０Ｖに振動するパルス信号を制御ゲートに印加すると、図１２Ａに示す ように、浮遊ゲート電圧ＶｐＧは制御ゲート電極に印加されるパルスのＷｔｌｌ に応じて振動する。しかし、浮遊ゲート電圧ｖＦＧが異なるメモリ素子（ａ）、 （ｂ）、（Ｃ）は所定の閾値電圧ｖｔｈに容易に収束しない。さらに、［１２Ｂ に示すように、不揮発性メモリ素子（ａ）、（ｂ）、（Ｃ）はそのビット線電圧 ＶａＬが急激に低下している。
次に、本発明の第２の側面による不揮発性メモリ装置の更に他の実施例について 説明する。
図１３Ａの実施例は、漏洩電流が大きい場合の実施例を示すもので、漏洩電流を 補償する電流供給回路を備えている。即ち、メモリセルアレイ２１において、主 ビット線ＢＬａｌと副ビット線ＢＬｓａｌとの間に抵抗Ｒａｌが接続されている 。即ち、漏洩電流が大きい場合は、副ビット線ＢＬｓａｌの充電電圧が急速に低 下する。このような不都合を避けるために、抵抗Ｒａｔを介して副ビット線ＢＬ ｓａｌに漏洩電流に蔓しいか、それ以上の電流を供給して充電電圧の低下を抑制 するようになされている。抵抗Ｒｂｌも同様に接続されている。メモリセルアレ イ２１の構成は、図７および図８と同一の構成となっている。レベルシフタ回路 も図７及び図８と同様な構成でよい。
図１３Ｂは図１３Ａの回路の主要部の等価回路を示し、図１３ｃはその各部に印 加される電圧波形を示す１図１３Ｂにおいて、ＣＯは副ビット線に発生する容量 成分を示し、ＲＯは副ビット線に印加される電圧と漏洩電流とによフて設定され る暮価抵抗を示し、Ｒａｌは漏洩電流に等しいか、それ以上の電流を供給するた めの抵抗である。
図１４Ａ乃至１４Ｃを参照して、本発明の第２の側面による不揮発性半導体メモ リ装置の更に他の実施例について説明する。
Ｗ１４Ａにおいて、メモリセルアレイ２１は上記実施例と同じ構成であり、漏洩 電流の補償をする電流の補償をする電流供給回路は、トランジスタＴａ　（ＭＯ ＳＦＥＴ）と抵抗Ｒａｌによる直列接続からなり、主ビット線ＢＬａｌにトラン ジスタＴａのトレインが接続され、そのソースが抵抗Ｒａｌの一端に接続され、 抵抗Ｒａｌの他端が副ビット線ＢＬｓａｌに接続されている。また、トランジス タＴｂおよび抵抗Ｒｂｌにおいても同様な構成となっている。
この実施例では、トランジスタＴａをターン・オンすることによって、副ビット 線に蓄積された電荷を長時間保持することができる。それ故、選択用トランジス タＴｓａｌをトランスファゲートとして用い、副ビット線を容量として用いるこ とにより、ＤＲＡＭ　（ダイナミックＲＡＭ）を構成することができる。
このダイナミックＲＡＭの読み出しには、トランジスタＴｓａｌをオン状態とし 、メモリセルに低電圧（１〜２Ｖ）を印加して、セル電流を計測することによフ て行われる。
浮遊ゲートを帯電させる動作は、選択用トランジスタＴｓａｌを閉じてワード線 に十分高い電圧を印加し、ホット・エレクトロンによる浮遊ゲートに電荷を注入 する方法や、基板とワード線の間に十分高い電位差を与えて、ｉｉ＆）酸化膜を 通るトンネル電流によって浮遊ゲートを帯電させる方法によることができる。
又、浮遊ゲートから電荷を抜き取る動作は、主ビ・ソト線ＢＬａｌを高１Ｘ電位 側にして、選択用トランジスタＴｓａｌをオンし、トランジスタＴａをオフして ｉ１１ビット線に高抵抗を通じて、漏洩電流と暮しいか、それを上回る電流を供 給しながら行うことでなし得る。
熱論、抵抗Ｒａｌ、ＲｂＬに代え、逆バイアス接続されたダイオードを用％１て もよい。
図１３Ａ１図１３Ｂの実施例では、等価抵抗ＲＯと容量成分ＣＯとによる第１の 時定数は、抵抗ＲａＬと容量成分ＣＯとによる第２の時定数よりＩｌｌさな値に 設定する。例えば、抵抗Ｒａｔの抵抗値をＩＱＯＭΩとすれば、浮遊容量を含む 容量成分ＣＯとの第２の時定数を１５−５０μｓｅｃ程度に設定し、不揮発性メ モ・　りの浮遊ゲートに印加されるパルスの周期を約３０μｓｅｃに設定する。
このようにして、第２の時定数は第１の時定数よりｒＪｓさくされ、第２の時定 数は不揮発性メモリセルの制御ゲートに印加されるノπルスの周期の半分より短 くないようにする。これは次の理由による。
ビット線に蓄積された電荷の漏洩が太き４）場合、抵抗Ｒａｌを介して不揮発性 メモリセルのドレイン電極側に電流が供給されるとき、この供給電流は漏洩電流 より大きくなければならない、しかし、浮遊ゲートの電子が十分に弓１き抜かれ ているメモリセルに対しては、電子の引く抜きはそれ以上起こらない、言い曽え れば、ドレイン電位を回復する電流供給はそれ以上起こらない、トレイン電位を 回復するに必要な時間は第２の時定数によって規定される。それ故、第２の時定 数は第１の時定数より小さい、印加パルスの期間の約半分が望ましい。
図１５Ａ乃至１５Ｃには浮遊ゲート電圧ＶＦＧの異なる不揮発性メモリ（ａ）、 （ｂ）の動作状態を示している。正（３Ｖ）、負（−１０Ｖ）電位の間で変化し 、約３０μＳｅｃの周期を有するパルス信号ｇが浮遊ゲートに印加される。１！ １１５Ａに示すように、浮遊ゲート電圧ＶＦＧはパルスの周期に呼応して変動す る。浮遊メモリ（ａ）、（ｂ）の浮遊ゲート電圧ＶＦＯは所定の電圧に次第に収 束する。
一方、図１５Ｂの（ｂ）に示されるように、メモリ（ｂ）のビット電圧ＶＩＬ（ ドレイン電圧）は、浮遊ゲートの電荷が引き抜かれるに従って、漏洩電流による 降下と供給電流による上昇によって脈動する。しかし、図１５Ｂの（Ｌ）に示す ように、メモリ（ａ）のドレイン電圧は、浮遊ゲートに蓄積された電荷が十分に 引き抜かれるまでは十分に高電位を保持しており、引き抜きが完了すると、ドレ イン電圧は供給電流による上昇と漏洩電流による降下のために脈動し始める。
漏洩電流は図１６に示すようなゲート付きダイオードによって補償される。Ｐ型 ウェル領域３１がＮ型半導体層３０に形成され、Ｎ型ソース・ドレイン領域がＰ 型ウェル領域３１に形成されている。チャンネル領域にはゲート電極３３が形成 される。
主ビット線はＮ型ソース・ドレイン領域３２ｓ、３２ｄとＮ型半導体層１０に接 続される。ワード線はゲート電極３３に接続され、Ｐ型ウェル領域１１が副ビッ ト線に接続されている。このような構造において、ゲート電極３３に印加される パルス信号をワード線に印加される電圧と同期させることによって、ドレイン電 圧変動を低下させることができる。
漏洩電流の原因は、ゲート電流が負であるため引き起こされる浮遊ゲートとドレ インの間のトンネル電流や、トレイン拡散層周辺にある結晶欠陥などが要因とな って発生すると思われ、特に、前者が主な要因である。
本実施例では、漏洩電流に同期してドレインに電流を供給するので、トレイン電 圧変動を減少させることができる。
上述のように、本発明の第２の側面による不揮発性半導体メモリ装置は、副ビッ ト線に漏洩電流より大きな電流を供給して副ビット線または主ビット線にプリチ ャージされた電位を維持する電流供給手段を設けたものである。すなわち、実施 例に示された電圧源と抵抗からなる電流源は副と・ソト線または主ビット線に接 続される。この電流源回路は実施例において用いられたものに限定されるもので はなく、いくつかの公知の回路によって実現できる。
熱論、メモリセルアレイは、上記の実施例に限定することはない６例えば、ソー ス線と副ビット線が設けられている場合は、ソース線と副ビット線に電流供給回 路を接続することによって漏洩電流を補償できる。この場合、トランジスタＴａ １のドレインが副ビット線に接続され、そのソースはソース線に接続される。
メモリセルアレイは、主ビット線に接続される複数の不揮発性半導体メモリセル を各々が有する複数のブロックで構成しても良い。
上述のように、本発明の第２の側面によれば、副ビット線をプリチャージして、 レベルシフタ回路を昇して不揮発性メモリセルの浮遊ゲートに正負に振動するパ ルス信号を印加することによって異なった浮遊ゲート電圧を所定の電圧に収束さ せることができるものであり、極めて簡単な手段により書き込み・消去動作がな され得る利点がある。
また、副ビット線に蓄積された充電電圧の電位が漏洩電流によってその電位が低 下する場合であったとしても、漏洩電流を供給する電流供給手段を備えることに よって、副ビット線の電位を保持して浮遊ゲートの蓄積電荷を消去することがで きるものである。従って、異なった浮遊ゲート電圧の不揮発性メモリに対して確 実に所定の閾値に設定することができる。
また、本発明の第２の側面による不揮発性半導体メモリ装置によれ番よ、ブ１ノ チャージが十分になされるので、ＤＲＡＭとして安定した動作を行わせることが できる。
側面ＩＩＩ 図面を参照して、本発明の第３の側面による不揮発性メモ１ノ装置の種々の実施 例について説明する。
図１７Ａは不揮発性半導体メモリ装置の一実施例の回路図である。
ＩＪＩ　７Ａに示すように、不揮発性半導体メモリ装置は、不揮発性メモリによ るメモリセルアレイ４１、パルス波高値設定回路４２、スイッチ回路４３（例え ば、マルチプレクサ）、および行・列デコーダ、センスアンプ回路等の周辺回路 （図示しない）からなる。
メモリセルアレイ４１においては、選択トランジスタＴｓａｌのドレインは主ビ ット線ＢＬａｌに接続され、選択トランジスタＴｓａｌのソースは副ビット線に 接続される。メモリＭａ１．Ｍａ２のドレインは副ビット線ＢＬｓａｌに接続さ れ、共通に接続されたそのソースは、ソース線を介してソース側選択トランジス タのドレインに接続されている。ソース側選択用トランジスタＴｒｓ　１の制御 ゲートにはソース側選択線ＳＬＩが接続されている。メモリ素子Ｍａｌ、Ｍａ２ の各々のソース・トレイン間にキャパシタが接続される。
一方、主ビット線ＢＬｂｌには、選択用トランジスタＴｓｂｌのドレインが接続 され、そのソースにｔ１ビット線ＢＬｓｂｌが接続されており、メモリ素子Ｍｂ １、Ｍｂ２の各々のソース、ドレインにキャパシタＣｂｌが接続されている。
なお、副ビット線ＢＬｓａｌ及び不揮発性メモリセルＭａｌ、Ｍａ２による寄生 容量が比較的小さい場合は、キャパシタを設ける必要はない、メモリ素子の微細 化にともなって、寄生容量は小さくなる傾向にあり、浮遊容量が１ｏｏｐＦ以上 であれば、キャパシタＣｕｔは省略できる。
ワード線Ｗ１はメモリ素子Ｍａｔ、Ｍａ２の制御ゲートに接続され、ワード線Ｗ ２はメモリ素子Ｍａ２、Ｍｂ２の制御ゲートに接続されている。ワード線Ｗｌ。
Ｗ２．、、、はスイッチ回路４３に接続されている。スイッチ回路４３（スイッ チでよい）は出力パルス信号をパルス波高値設定回路４２からワード線Ｗｌ、Ｗ ２１１、に連続的に印加するものである。
複数のメモリセルを１ブロツクとし、各ブロックのメモリ素子のワード線を共通 とし、メモリ素子の蓄積電荷を順次消去するようにしてもよし〜。
次に、パルス波高値設定回路４２の構成について説明する。Ｐチャンネルトラン ジスタ（ＭＯＳＦＥＴ）ＴｌとＮチャンネルトランジスタ（ＭＯＳＦＥＴ）Ｔ２ でＣＭＯＳインバータを構成し、トランジスタＴ１のソースはトランジスタＴ３ 、Ｔ４に接続され、トランジスタＴ２のソースに負の電圧１１（−１０Ｖ）が接 続サレ、トランジスタＴ１、Ｔ２のドレインがスピードアップ用のトランジスタ Ｔ５のゲートに接続され、トランジスタＴ５のトレインがトランジスタＴｌ、Ｔ ２の共通接続されたゲートと自己バイアス用のトランジスタＴ６のソースに接続 されている。トランジスタＴ３とトランジスタＴ４のドレインには、それぞれ第 １の電圧源（４ボルト）と第２の電圧源（５ボルト）に接続され、それらのゲー ト電極は共通接続されている。
パルス波高値設定回路４２においては、入力信号ＩＮＩはトランジスタＴ６のド レインに入力され、入力信号ＩＮ２はトランジスタＴ３、Ｔ４のゲートに入力さ れる１回路４２の出力段からは、図１７に示すように、所定の周期の５Ｖ（波高 値）の正パルスと５Ｖ（波高値）の正パルスの間に重畳された４Ｖ（波高値）の 正のパルスと、−１０Ｖ（波高値）の負のパルスが合成された出力パルスがスイ ッチ回路４３を介して、ワード線Ｗ１、Ｗ２１１５、に選択的に印加される。
パルス波高値設定回路４２かもの出力パルス信号はスイッチ回路４３とワード線 を介してメモリ素子の制御ゲートに印加され、浮遊状部にある各メモリトランジ スタの浮遊ゲートに蓄積された電荷を引き抜き、閾値電圧を所定の値または範囲 に揃えるものである。
図１８は本発明の第３の側面による不揮発性半導体メモリ装置の別の実施例を示 す。
図１８に示されたパルス波高値４２は、図１７Ａの実施例と異なって、ＣＭＯＳ インバータのトランジスタＴ１のソースは電圧ｓ４Ｖに接続されるとともに、ト ランジスタＴ４のソースに接続され、そのドレインに電圧源（５■）に接続され る。池の回路構成は同じである。図１７Ｂのものとは異なった入力ｆｇ号ＩＮＩ およびＩＮ２が入力されるけれども、生成される出カッくパルス信号が図１７Ｂ のものと同様である。
図１９Ａ乃至１９Ｃを参照して、図１８の回路の動作を説明する０図１９Ａ、１ ９Ｂ及び１９Ｃは、それぞれ浮遊ゲート電圧ＶＦＣ、ドレイン電圧（ビ・ソト線 電圧Ｖ　ＩＩ　Ｌ　）及び制御ゲート電圧ＶＣＣの波形図である。
図１９Ｃに示すパルス信号は、所定の周期で正電位の波高値力１３Ｖのノ（パル ス（Ａ）、これらのパルス（Ａ）の間に重畳された正電位の波高値が２．５■の パルス（Ｂ）および負電位の波高値が一１０Ｖのパルスからなる。このようなパ ルス信号が制御ゲートに印加される。なお、制御ゲートに印加される正電位のパ ルスの波高値は３Ｖに限定されることなく、５Ｖでもよい。
また、上記パルス（Ｂ）の波高値２．５Ｖは一５Ｖに設定してもよい、また、こ の値は３ｖ（或いは５ｖ）から−１０Ｖの範囲で設定すればよく、２．５ｖや一 ５Ｖのパルス（Ｂ）に限定するものではない。
動作においては、選択用トランジスタＴｓａＬ、Ｔｒｓｌをオン状態として副ビ ット線ＢＬｓａｌ、キャパシタＣａｔ等を充電した後、選択トランジスタＴｓａ １をオフ状態として、メモリトランジスタＭａｌ、Ｍａ２を浮遊状態とする。
続いて、図１９Ｃに示すようなパルス信号（制御ゲート電圧ＶＣＧ）がスイッチ 回路４３を介してワード線Ｗ１に印加されると、メモリトランジスタＭａｌの浮 遊ゲートに蓄積された電荷が引き抜かれる０図１９の（ａ）、　（ｂ）、（Ｃ） に示すように、異なった浮遊ゲート電圧ＶＦＧは約３００．０μＳｅｃ程度で収 束する。ビット線電圧ＶＢＬは図１９Ｂの（ａ）、（ｂ）、（Ｃ）に示すような 波形となる。図１９の（ａ）、　（ｂ）、（Ｃ）の波形の相違は、浮遊ゲート電 圧の初期値やビット線に発生する漏洩電流によって発生する。
図２０は本発明の第３の側面による不揮発性半導体メモリ装置の別の実施例を示 す。
パルス波高値設定回路４４はスイッチ回路４４と電圧源回路４５１．４５２及び ４５３から構成され、スイッチ回路４４はバッファ４４１１、スイッチ４４１ｂ 、バッファ４４．、、スイッチ４４２．、スイッチ４４３ｂから構成されている 。スイッチ４５５．４５２．４５３は共通に接続されてスイッチ回路４３に接続 されている。電源回路４５い４５２、からの電圧（３Ｖ）、　（−５Ｖ）が出力 され、バッファ４４、、．４４２□を介してスイッチ４４１５．４４２１に入力 され、電圧源４５３かも電圧（−１０Ｖ）がスイッチ４４３Ｉ、に入力される。
図２１を参照して、図２０の実施例の動作を説明する。
区２０のスイッチ回路４４の等価回路は図２１Ａに示されている。スイッチ４４ 、ｂ〜４４３ｂはそれぞれａ−Ｃと記している。これらのスイッチを制御する選 択信号のタイミングは図２１Ｂに示されている。スイッチ回路４４の出力は図２ １０に示されている。
タイミングｔ１でスイッチａをオンとし、他のスイッチｂ、ｃをオフとすると、 出力として３Ｖ（波高値）の正電位のパルスが出力される。タイミングｔ２でス イッチＣをオンとし、他のスイッチをオフすると、−１０Ｖ（波高値）の負電位 のパルスが８力される。タイミングｔ３で、スイッチｂをオンとし、他のスイッ チをオフとすると、−５Ｖの負電位のパルスが出力される。このように、スイッ チａ、ｂ、ｃを制御することによって、合成されたパルスがスイッチ回路４３を 介してメモリ素子の制御ゲートに印加される。
図２２は、本発明の第３の側面による不揮発性半導体メモリ装置の他の実施例を 示している。
図２２Ａに示すように、スイッチ回路４４はスイッチＡ１、Ｂ１、Ｃ１、Ａ２゜ Ｂ２、Ｃ２からなる。スイッチＡ１、Ａ２の一端は電圧１１１（３Ｖ）４５１に 接続され、スイッチＢ１、Ｂ２の一端電圧電源回路（−５Ｖ）４５．に接続され 、スイッチＣ１、Ｃ２の一端が電圧電源回路（−１０Ｖ）４５．に接続される。
スイッチＡ１、Ｂ１、Ｃ１のそれぞれの他端が共通接続され、且つスイッチＡ２ ．Ｂ２、Ｃ２のそれぞれの他端が共通接続され、スイッチ回路４３（例えばマル チプレクサ）を介してワード線に接続される。
ｆｆ１２２Ｂ、２２Ｃに基づいて１合成パルスについて説明する。タイミングｔ １でスイッチＡ１をオンとすると、３ｖ（波高値）の正電位のパルスが出力され 、タイミングｔ２でスイッチＣ１をオンすると一１０ｖ（波高値）の負電位のパ ルスが出力される。続いて、タイミングｔ３でスイッチＢ１をオンすると、−５ Ｖ（波高値）の負電位のパルスが出力され、タイミングｔ３でスイッチＣ２がオ ンとなり、−１０Ｖ（波高値）のパルスが出力される。
なお、浮遊ゲートからの電荷の引き抜きが完了するにつれて、ドレイン電圧の脈 動は、ドレイン電圧の低下を検出する際に誰音となり、メモリの閾値電圧の検出 の妨害となる。この脈動はワード線におけるパルス幅を小さくすることによって 減少できるが、消費電流の増大を招く。しかし、制御ゲートに印加されるパルス 信号の３つのレベルＡ、Ｂ、Ｃをそれぞれ、３Ｖ、−５ｖ、−１０■とし、Ｂレ ベルは可能な限り負の電位に設定することによって、ワード線を介して充放電さ れる電荷量が減少し、消費電流も減少させることができる。
熱論、漏れ電流が大きい場合は、消去・書き込み動作を妨害するが、これは、メ モリ素子によって発生される漏れ電流に暮しい電流を供給する電流供給手段によ って補償できる。
１ｇ２３Ａ及び２３Ｂは、本発明の第３の側面による不揮発性半導体メモリ装置 の他の実施例を示し、ＮＡＮＤゲート型のＥＥＦＲＯＭである。
［］２３Ａにおいて、メモリ素子（セル）Ｍｌ〜Ｍ３は選択用トランジスタＴｓ １、Ｔｓ２間に直列に接続され、それらの制御ゲート電極がそれぞれワード線Ｗ １〜Ｗ３に接続されている０選択層トランジスタＴｓｌのドレインは、ビット線 ＢＬａｌに接続され、抵抗Ｒ１を介して電源電圧（５ｖ）に接続されている。Ｓ Ｔ１、ＳＴ２は選択線である。
セルＭ１〜Ｍ３の浮遊ゲートから電荷を引き抜くのに必要な各ワード線の電位は ＣＺ１２３Ｂの表に示されている。
例えば、セル１を消去する場合は、選択線ＳＴ１．ＳＴ２およびワード線Ｗ２、 Ｗ３を＋Ｈ″レベルとし、ワード線Ｗ１に上述のようなパルスを印加することに よって、確実に浮遊ゲートに蓄積された電荷を引き抜くことができる。熱論、こ このパルス信号は、正負電位の間で変動するパルスで構成しても良い。
抵抗Ｒ１は、微小電流を供給するための抵抗であり、もっとも簡単な漏洩電流供 給手段である。ビット線のみではキャパシタの容量が不足する場合は、キャパシ タＣＯを付加する。
上述のように、本発明の第３の側面による不揮発性半導体メモリ装置は、メモリ 素子の制御電極に正電位と負電位の間で変動するパルス信号を印加してそのゲー トに蓄積された電荷を引き抜いて消去・書き込みを行うものである０通常の電位 より高い波高値を有するパルスが所定の周期で印加されるとき、メモリ素子のチ ャンネルコンダクタが一時的に上昇してドレイン電位が急速に変化するので、閾 値電圧が低下したことを容易に検出し得る。
また、所定の電位より高い電位のパルスを印加することは、ワード線を高速充放 電することになり、消費電流が増加する。しかし、この欠点は高電位パルスの間 に低（負）電位パルスを重畳することによって除去できる。すなわち、高電位パ ルス閾値電圧を設定するのに寄与し、負の電位パルスを重畳する場合は消費電流 を低減することができる。
本発明の第３の側面によれば、ワード線にパルス信号を印加して消去動作および 書き込み動作を行うことによって、安定した閾値電圧の検出が可能であるととも に、動作時間を短縮することができる。
また、本発明によれば、多数のメモリトランジスタを浮遊ゲートからの電荷の引 き抜きを同時に行うことができると共に、閾値電圧を精度よく揃えることができ る。
側面ＩＶ 図面を参照して、本発明の第４の側面による不揮発性半導体メモリ装置の１実施 例を説明する。
先ず、第４の側面との比較のために、上記した本発明に要求された改良点を説明 する。
浮遊ゲート型メモリトランジスタの閾値電圧を慣える手段が本発明の発明者によ って提案されている。提案された方法は、浮遊状態にあるメモリトランジスタの 制御ゲートにパルスを印加して、浮遊ゲートに蓄積された電荷を引き抜いて閾値 電圧を揃えるものである。図４０Ａ、４０Ｂはその概要を示す笠価回路図とその 動作波形ズを示している。
図４ＯＡにおいて、ＴＯは選択トランジスタであり、ＭＯは不揮発性メモリトラ ンジスタである。その動作は、［４０Ｂの波形図に示されるように、選択用トラ ンジスタＴＯのドレインに電源電圧として５Ｖの電圧を印加し、その制御ゲート に５Ｖの電圧を印加する。その後、メモリトランジスタＭＯのドレインを浮遊状 態とする。続いて、所定の周期で正・負に振動するパルスを、メモリトランジス タＭＯの制御ゲートに印加して、余剰電子を引き抜いて閾値電圧を低下させるも のである。　パルス発生回路の一例が、図４１に示されている０図４１において 、ＣＭＯＳインバータがＰＭＯＳトランジスタＴａとＮＭＯＳ）ランジスタＴｂ で構成され、その入力段に自己バイアスされたトランジスタが接続され、スピー ドアップ用トランジスタＴｃのドレイン、制御ゲートがその入出力端子にそれぞ れ接続され、ＰＭＯ３）ランジスタＴａのソースには３ｖの電圧源が接続され、 ＮＭＯＳ）ランジスタＴｂのトレインに一１０Ｖの電圧源が接続されている。
図４１Ｂは５Ｖの波高値を持った入力信号ＩＮを示し、図４１０は一１０Ｖ乃至 ３Ｖの出力信号ＯＵＴを示す。
図４２Ａ乃至４２Ｃはメモリトランジスタの制御ゲートにパルス状の制御電圧Ｖ ＣＧを印加した場合の浮遊ゲートおよびビット線の電位の変化を示す、すなわち 、図４２Ｃに示されたパルスが制御ゲートに印加されることにより、図４２Ｃの （ａ）、　（ｂ）、（ｅ）に示されるように、初期状態で異なった浮遊ゲート電 圧ＶＦＧが略１００μｓｅｃで所定の閾値電圧値に収束する。その場合、図４２ Ｂの（ａ）、　（ｂ）、（Ｃ）に示すように、ビット線電圧が変動する。しかし 、等価抵抗Ｒ１が小さい場合、大きな漏れ電流が流れることになる。その結果、 図４３Ａに示すように、浮遊ゲートＶＦＧの波形（ａ）、　（ｂ）、（Ｃ）は２ ００μｓｅｃが経過しても収束しない。
図２４において、メモリセルアレイ６２はメモリ素子（ＭＯＳＦＥＴ）Ｍｌ　ｌ 、Ｍｌ２、Ｍ２１．Ｍ２２からなる０選択トランジスタＴ１、Ｔ２のソースにそ れぞれビット線ＢＬＩ、ＢＬ２が接続されている。副ビット線ＢＬｓｌにはメモ ＩＪ素子Ｍｌｌ、Ｍ２１のトレインが接続され、副ビット線ＢＬｓ２にはメモ１ ノトランジスタＭ１２、Ｍ２２のドレインが接続され、メモリトランジスタＭｌ ｌ、Ｍｌ２、Ｍ２１、Ｍ２２のそれぞれのソースがソース線Ｓｔが接続され、１ ノース線Ｓ１が、選択用トランジスタＴｓのドレインに接続されてｔ）る、ＳＬ Ｉ、ＳＴＩは選択線であり、ＷＬＩ、ＷＬ２はワード線である。
ビット線ＢＬＩ、ＢＬ２は微小電流供給回路６６．６７に接続されると共に、列 デコーダ６４に接続されている。ワード線ＷＬ１．ＷＬ２はワード駆動回路６３ を介して列デコーダ６２に接続される。ワード線ＷＬＩ、ＷＬ２にはワード駆動 回路６３を介してパルス発生回路６５かも消去・書き込み用のノ（パルス信号が 供給される。微小電流供給回路６６．６７には、クロック信号φとクロック信号 φパーがそれぞれ印加されている。
消去動作時は、上記したようなパルス・発生回路６５から正負に振動する）（パ ルス信号が選択されたワード線ＷＬ１．ＷＬ２の何れかに印加される。消去動作 には、列デコーダ回路６４の動作に応じて、電流供給回路６６．６７の何れかか ら、副ビット線ＢＬｓ　１またはＢＬｓ２　（メモリトランジスタのソースある いはトレイン）に選択トランジスタＴ１またはＴ２を介して電流が供給される。
微小電流回路６６または６７かも供給される電流は、メモリ素子のソースまたは ドレインからの漏洩電流（３−５ｎＡ）に相当する。このようにして、図４０Ａ 、４０Ｂに関連して説明した消去・書き込み動作における不都合が回避できる。
微小電流供給回路６６．６７は選択トランジスタＴ１、Ｔ２を介して副ビット線 ＢＬｓ１．ＢＬｓ２に所定の充電電圧を印加してメモリ素子のドレインに微小電 流を供給できる。所定の充電電圧は、例えばトランジスタと午ヤパシタからなる 充電回路から供給できる。
微小電流供給回路６６．６７は図２７．２８に示されたチャージポンプ回路及び 図３０乃至３３に示されたスイッチドキャパシタで構成できる。
図２５を参照して、本発明の第４の側面による不揮発性半導体メモリ装置の別の 実施例を説明する。
図２５の実施例は、吹の点て図２４の実施例とは次の点で異なっている。ビット 線ＢＬＩ、ＢＬ２は列デコーダ回路６４に接続され、微小電流供給回路６８が列 デコーダ回路６４に接続されている。クロック信号φ及びφｌ＜−が印加された 微小電流回路６８はトランジスタ６４によって制御される。微小電流供給回路６ ８からの微小電流は列デコーダ回路６４を介して主ビ・ソト線ＢＬＩ、ＢＬ２に 供給され、さらに、選択トランジスタＴ１およびＴ２を介して副ビ・ソト繰ＢＬ ｓ　ｌ、ＢＬｓ２に供給される。制御信号が制御ゲートに供給されるトランジス タＴ３ｉよ列デコーダ回路６４の動作タイミングに応じて動作する。その場合、 列デコーダ回路６８が動作して列デコーダ回路６４を介して微小電流が供給され る。他の回路構成は図２４のものと同一である。
また、微小電流供給回路６８は、図２４の実施例と同様にチャージポンプ回路、 スイッチ回路で構成され、主ビット線毎に漏洩電流に対応する微ｌＪ）電流を供 給する。
図２６を参照して、本発明の第４の側面による不揮発性半導体メモ１ノの更に他 の実施例を説明する。
図２６の実施例は次の点で図２４の実施例と異なっている。微小電流供給回路６ ６．６７は制御ゲートが列デコーダ回路６４によって制御されるトランジスタＴ ４、Ｔ５に接続されている。微小電流供給回路６６．６７はビット線毎に電位を 設定する。微小電流供給回路６６．６７は図２４の実施例と同様な回路で構成さ れ、他の回路構成は図２４の実施例と同じである。
本実施例では、図２５の実施例と同じように、微小電流供給回路６６．６７はそ れぞれ、トランジスタＴ４、Ｔ５によって制御され、各ビット線毎に微小電流を 供給する。
次に、図２７乃至３３を参照して、微小電流回路６６．６８の実施例を説明する 。
図２７はチャージポンプからなる微小電流供給回路を示している０図２７におい て、自己バイアスされたトランジスタＴ６．Ｔ７、Ｔ８は直列接続されている。
トランジスタＴ７．Ｔ８の接続点にカップリングキャパシタＣ１が接続され、ト ランジスタＴ６．Ｔ７の接続点にカップリングキャパシタＣ２が接続されている 。
カップリングキャパシタＣ１を介してクロック信号φが印加され、カップリング キャパシタＣ２を介してクロック信号φパーが印加される。ビット線ＢＬＩ、Ｂ Ｌ２にそれぞれチャージポンプ回路の出力ＯＵＴが印加される。
クロック信号φ、φパーは波高値が５ボルトであり、ＩＭＨｚの周波数を有して いる。各接続点に互いに反転したクロック信号φ、φバーが印加され、トランジ スタＴ８から所定の電圧がビット線に印加される。チャージポンプ回路を介して ビット線に所定の電圧が印加されて、微小電流Ｉ、（３−５ｎＡ程度）がオン状 態の選択用トランジスタを介して副ビット線に供給される。カップリングキャパ シタＣ１、Ｃ２はｌ−１００ｆＦの容量を有している。微小電流Ｉ、の値はクロ ック周波数と発振周波数によって設定される。供給電流１１はビット線に供給さ れ、線間容量として充電される。本実施例で用いられるクロック信号はＩＭＨｚ のクロック周波数と５Ｖの波高値を有する。ビット線の寄生容量は１９Ｆである 。微小電流工、の値は漏洩電流ＩＬ（３−５Ｖ）の値によって任意に設定される 。
図２８は、より高い電位を得るためのチャージポンプ回路を示す６図２７のチャ ージボンプ回路の接地側に、自己バイアスされたトランジスタＴ９が直列接続さ れている。トランジスタＴ６とＴ９との接続点には、カップリングキャパシタＣ ３が接続され、カップリングキャパシタＣ３を介してクロック信号φが印加され 、他のカップリングキャパシタＣ１、Ｃ２には図２７と同様なりロック信号が印 加されている。その出力ＯＵＴはビット線に印加される。キャパシタＣ４はビッ ト線寄生容量（約１ｐＦ）を示し、Ｔ１が選択用トランジスタであり、Ｍがメモ リトランジスタである。なお、トランジスタＴ６−７９はＭＯ３形トランジスタ である。
図２９Ａ乃至２９Ｅは図２８の回路の動作状態を表す波形図である１図２８を参 照して、図２８のチャージポンプを備えた不揮発性半導体メモリ装置の動作につ いて説明する。オン状態の選択トランジスタＴ１のドレインに電源電圧（５ｖ） を印加してメモリＴ１のトレインまたはソースを充電する。オン状態の選択用ト ランジスタＴ１を介してメモリ素子Ｍのドレインに微小電流Ｉ、（３−５Ｖ）を 供給する。こうして、メモリ素子Ｍのドレインは実質的に浮遊状態に設定される 。
その後、メモリトランジスタＭの制御ゲートにワード線ＷＬを介して図２９に示 すようなパルス状の信号を印加して、消去・書き込み動作を行う。余剰電子が引 き抜かれ閾値電圧が揃った状態では、そのメモリトランジスタのチャンネルコン ダクタンスは約ＩＭΩとなる。
一方、チャージポンプ回路には、周波数がＩＭＨｚで、波高値が５Ｖのクロック 信号φ、φパーがカップリングキャパシタＣ１、Ｃ２、Ｃ３を介して接続点Ａ、 Ｂ、Ｃにそれぞれ印加されている。その接続点の波形が図２９Ａ乃至２９Ｄに示 されている。
図２９Ａ乃至２９Ｈの波形図から明かなように、カップリングキャパシタＣ３を 介してクロック信号φを介して印加されると、トランジスタＴ９に電荷がチャー ジされ、Ａ点の電位が上昇する。同時に、Ｂ点に位相が反転したクロック信号φ パーが印加され、トランジスタＴ６にチャージされる。生成された電位はＡ点に 重畳される。このように順次重畳され、図２９に示すような電位がビット線ＢＬ の電圧として印加される。その後、微小電流をオン状態選択トランジスタＴｌを 介してメモリ素子Ｍのソース・ドレインに供給し、図２９Ｈに示すような／（パ ルス状の信号を印加して、浮遊ゲートにチャージされた余剰電荷を引き抜いてメ モリ素子の閾値を揃えるものである。
図３０は微小電流回路６６〜６日として用いられたスイッチドキャパシタ回路を 示す０図３０に示されるように、電圧源ＥＯがトランジスタＴＩＯのドレインに 接続され、そのソースがキャパシタＣ５の一端とトランジスタＴｌｌのドレイン に接続され、トランジスタＴｌｌのソースがビット線ＢＬに接続されている。
ビット線ＢＬはその寄生容量が約１９Ｆであり、キャパシタｃ５の容量は約１５ ｐＦである。
トランジスタＴＩＯ，Ｔｌｌの制御ゲートに、それぞれクロック信号φ、φバー が印加され、トランジスタＴＩＯ，Ｔｌｌが交互にオン状態となる　＃Ｈｌルベ ルのパルスがトランジスタＴＩＯの制御ゲートに印加され、同時にトランジスタ Ｔｌｌには、′Ｌルベルの信号が印加されるので、キャパシタｃ５の電圧ＥＯが 印加されてチャージされる６次に、トランジスタＴ１０の制御ゲートに”Ｌ”レ ベルの信号印加されると、オフ状態となり、トランジスタＴｉｔには″Ｈ″ａレ ベルの信号が印加されるので、オン状態になる。キャパシタｃ５に、チャージさ れた充電電圧がトランジスタＴｌｌを介して出力され、ビット線の寄生容量Ｃ６ にチャージされる。このように、トランジスタＴｌ０１Ｔｌｌが交互に動作する ことによって、所定の電圧がビット線ＢＬに印加される。なお、キャパシタＣ５ は１〜１００ｆＦの小さな容量のものが選ばれ、クロック信号φ、φバーの周波 数や振幅を最適な値に選び、ビット線ＢＬに微小電流が供給されるようにされる 。
ＩＺ３１は微小電流供給回路としてスイッチドキャパシタ回路を用いた場合の動 作波形を示す。
トランジスタＴＩＯ，Ｔｌｌの制御ゲートにクロック信号φ、φパーが印加され ると、キャパシタＣ５は徐々に充電されて、トランジスタＴＩＯ，Ｔｌｌの接続 点での電位は上昇する。その結果、１Ｚ３１Ａに示すような波形を有する出力電 圧がビット線ＢＬに印加される。そのとき、図３１Ｇに示すようなパルス信号が メモリ素子の制御ゲートに印加される。結果として、異なった浮遊ゲート電圧Ｖ ＦＣが所定の閾値に揃う。ビット線電圧ＶＩＩＬは図３ＬＡのような波形となる 。
図３２は、スイッチドキャパシタの別の実施例を示す０図３０の回路に、トラン ジスタＴｌｌと７１３がさらに接続され、トランジスタＴｌｌとＴ１３の接続点 にダイオード接続されたＭＯ３形トランジスタが接続されている。これによって 、雑音成分が除去できるので、安定した出力をビット線に印加することができる 。トランジスタＴＩＯ〜Ｔ１３はＭＯＳ形のトランジスタである。図３２のキャ パシタ回路の各点の波形が図３３Ａ乃至３３Ｄに接続されている。
図３４は、本発明の第４の側面による不揮発性半導体メモリ装置の他の実施例を 示す。
本実施例において、メモリセルアレイ６１は図２４に示されたものと同じ構造を 有する。
微小電流回路７０がスイッチ回路７１（例えば、マルチプレクサ）を介して副ビ ット線ＢＬｓ　１、ＢＬｓ２に接続されている。微小電流供給回路７１がスイッ チ回路７１を介して隣接したメモリセルアレイの副ビット線に接続することがで きる。各補助トランジスタＣａ、Ｃｂの容量は１００〜３００ｆＦ程度である。
本実施例における消去・書き込み動作は次のようにして実行される。メモリ素子 のドレイン（またはソース）に正電位に充電した後、選択用トランジスタをオフ 状態にする。トレイン（ビット線）に微少電流（３〜５ｎＡ程度）を印加して浮 遊状態にする。メモリ素子の制御ゲートにパルス信号を印加して浮遊ゲートに蓄 積された電荷を減少して、書き込み・消去動作を実行する。消去・１き込み動作 中に、微少電流がスイッチ回路７１を介して副ビット線に供給される。
図３５乃至３７は、本発明の第４の側面による不揮発性半導体メモリ装置の更に 他の実施例を示す。
前述の実施例では、微少電流回路としてのチャージポンプやスイッチドキャノ（ シタ回路を用いてビット線を充電する。これに対して、図３５乃至３７の実施例 はその充電および放電の応答特性を改良して、消去・書き込みの高速性能を高め ることを意図している。
図３５乃至３７の実施例はビット線に対する充電・放電系を図２４乃至２６の実 施例に加えたことを特徴としている。
図３５において、ビット線ＢＬＩ、ＢＬ２がそれぞれ、トランジスタＴ６、Ｔ７ のソースに接続されている。これらトランジスタのドレインは電圧１１Ｖｃｃに 接続されている。他の回路構成は図２４のものと同様である。動作においては、 トランジスタＴ６、Ｔ７のソースに充電信号Ｓｃが印加され、トランジスタＴ４ 、Ｔ５のゲートに放電信号Ｓｄが印加される。消去・書き込み動作の開始時に、 充電信号が印加される。終了時に、放電信号Ｓｄを印加して、ビット線ＢＬＩ、 ＢＬ２に蓄積された電荷を放電させる。
１２１３６において、ビット線ＢＬＩがトランジスタＴ８、Ｔ９の接続点に接続 され、且つビ・タト線ＢＬ２がトランジスタＴｌ０１Ｔｌｌの接続点に接続され る。
トランジスタＴ９、Ｔｌｌは充電系を構成する。充電信号Ｓｃ１．Ｓｅ２をそれ ぞれトランジスタＴ９、Ｔｌｌのゲートに印加することによって、ビット線ＢＬ １、ＢＬ２を充電して消去・書き込み動作を行う、また、トランジスタＴ８、Ｔ １０は放電系を構成する。消去・書き込み動作の終了時において、放電信号Ｓｄ １、Ｓｄ２を印加して、ビット線ＢＬＩ、ＢＬ２にチャージされた電荷を放電さ せる。
図３７において、ビット線ＢＬＩはトランジスタＴ８、Ｔ９の接続点に接続され 、ビット線ＢＬ２はトランジスタＴｌ０１Ｔｌｌの接続点に接続される。トラン ジスタＴ９、Ｔｌｌは充電系を構成する。トランジスタＴ９、Ｔｌｌのゲートに 充電信号Ｓｃを印加することによって、ビット線ＢＬ１．ＢＬ２をそれぞれ充電 して消去・書き込み動作を行う。また、トランジスタＴ８、ＴＩＯは放電系を構 成する。トランジスタＴ８、Ｔ９のゲートが共通接続され、消去・書き込み動作 の終了時において、放電信号Ｓｄを印加して、ビット線ＢＬＩ、ＢＬ２にチャー ジされた電荷を放電させる。
図３５乃至３７の実施例において、チャージポンプ回路やスイッチドキャパシタ 回路により、ビット線に所定の電位を印加する前に、充電信号をビット線に印加 して、それによってソース電位より高い電位にビット線を充電する。その後、パ ルス信号をワード線に印加して所定のメモリ素子の閾値を揃える。従って、消去 ・書き込み動作を高速で行うことができる。一方、消去・書き込み動作の終了後 、ビット線はドレイン電位より低い電位にして短時間で次の動作に移行すること を可能にしている。
上述のように、本発明の第４の側面による不揮発性半導体メモリ装置において、 極めて微少の電流をビット線に供給するか、或いはビット線を充電した後に、選 択用トランジスタをオフ状態として、漏れ電流に相当する微少電流をそのビット 線に供給するようにする。その後、メモリド素子の制御げゲートにパルス信号を 印加して閾値を揃える。微少電流は、メモリ素子のチャンネルコンダクタンスが 大きな値になっている間にビット線に供給されるので、過剰に電荷が引き抜かれ て過剰消去にならないように、或いはドレイン側の電位を回復させないように、 回復時間より短いパルス幅のパルス信号を制御ゲートに印加するとよい。
尚、電流値を周波数と波高値に設定可能であるチャージポンプ回路やスイッチド キャパシタ回路を用いることができるが、微少電流を供給することが可能な種々 の公知の回路を用いても良い。
本発明の第４の側面による不揮発性半導体メモリ装置は、浮遊ゲートから電荷を 引き抜く消去・書き込み動作に関し、浮遊ゲートへの電子の注入方法は従来の方 法と何ら変わらない、それ故、チャンネルからホットエレクトロンにより浮遊ゲ ートを負電位に帯電させ、トンネル電流により、浮遊ゲートからソース、ドレイ ン或いは基板に逃がす方式の不揮発性半導体メモリ装！に適応することができ本 発明の！！Ｉ４の側面による不揮発性半導体メモリ装置では、微少電流によって ビット線を実質的に浮遊電位にして、正負電位間で変化するパルス信号をメモリ 素子の制御ゲートに印加してその浮遊ゲートに蓄積された余剰電荷を引き抜いて 消去・書き込みを行う、ビット線（ドレインまたはソース）からの漏れ電流があ る場合でも、微少電流供給回路によってビット線に微少電流が供給されるので、 多数のメモリ素子の浮遊ゲートから電荷を同時に且つ精度よく行うことができる 。
さらに、ビット線に充電してから消去・書き込み動作を行うことによって、充電 電位の立ち上がり時間を短縮できる。
第２Ｂ図　第２Ａ図 Ｃ（−１０Ｖ） 第２Ｄ図 第４Ａ図 セルの閾値が高い場合 第４Ｂ図 第４Ｃ図 第５Ａ図 セルの閾値が低い場合 第５Ｂ図 第５Ｃ図 第９Ｂ図　第９Ａ図 同　区　Ｎ 派　派　派 第１３Ａ図 第１３Ｃ図　第１３８図 第１４Ａ図 第１４Ｃ図　第１４８図 派　派　派 相 区　区　区 第２１Ａ図 第２１Ｂ図 第２１Ｃ図 第２３Ａ図 第２３Ｂ図 各セルのフローティングゲートから電荷を引き抜くための電位ト一 第２８図 ＮＤ 区　区　区　区　区 く　の　Ｑ　ＯＬＬＩ Ｌ／Ｗ−１／１ ■　国　区 第４４図 初期閾値（Ｖ） 初期閾値（Ｖ） 第４６図

Claims (64)

    【特許請求の範囲】
  1. １．不揮発性半導体メモリ装置であって、ソース、ドレイン、浮遊ゲートおよび 制御ゲートを有するメモリセル、メモリセルのソース、ドレインの何れか一方を 充電して、それを所定の時間後に浮遊状態にする手段、 前記メモリセルの制御電極に正負電位に変化する信号を印加して前記浮遊ゲート に蓄積された電荷を減少させる手段 を備えたことを特徴とする前記メモリ装置。
  2. ２．前記制御電極に印加された前記信号の正電位の絶対値を負電位の絶対値より も小さく設定したことを特徴とする請求項１に記載の半導体メモリ装置。
  3. ３．前記信号の負電位によって前記制御電極とソースまたはドレインの間にトン ネル電流が流れ、前記信号の正電位によってソース・ドレイン間に電流が流れる ように前記パルス信号の波高値を設定したことを特徴とする請求項１に記載の半 導体メモリ装置。
  4. ４．前記制御ゲートに印加されるパルス信号の負電位は正電位の印加後に印加さ れることを特徴とする請求項１に記載の半導体メモリ装置。
  5. ５．前記メモリセルの前記ソースまたはドレインに印加された電位の変化をもっ て前記制御ゲートヘの前記信号の印加を止めることを特徴とする請求項１に記載 の半導体メモリ装置。
  6. ６．前記制御ゲートに印加された前記信号の負電位を前記メモリセルのソースド レイン間に流れる電流によるビット線の電位の変化の前に変化させることを特徴 とする請求項１に記載の半導体メモリ装置。
  7. ７．前記制御ゲートに印加される前記パルスの正電位の期間は負電位の期間より も長いことを特徴とする請求項１に記載の半導体メモリ装置。
  8. ８．前記制御ゲートに正電位、負電位を印加する順序は変更可能であること特徴 とする請求項１に記載の半導体メモリ装置。
  9. ９．不揮発性半導体メモリ装置であって、ソース、ドレイン、浮遊ゲートおよび 制御ゲートを有するメモリセル、メモリセルのソース、ドレインの何れか一方を 充電して、それを所定の時間後に浮遊状態にする手段、および 前記メモリセルの制御電極に正負電位に変化する信号を印加してその間値電圧を 収束させる手段 を備えたことを特徴とする前記メモリ装置。
  10. １０．前記制御電極に印加された前記信号の正電位の絶対値を負電位の絶対値よ りも大きく設定したことを特徴とする請求項９に記載の半導体メモリ装置。
  11. １１．前記信号の負電位によって前記制御電極とソースまたはドレインの間にト ンネル電流が流れ、前記信号の正電位によってソース・ドレイン間に電流が流れ るように前記パルス信号の波高値を設定したことを特徴とする請求項９に記載の 半導体メモリ装置。
  12. １２．収束された間値電圧を前記制御ゲートに印加された前記信号の正電位によ って設定されることを特徴とする請求項９に記載の半導体メモリ装置。
  13. １３．前記制御ゲートに印加されるパルス信号の負電位は正電位の印加後に印加 されることを特徴とする請求項１に記載の半導体メモリ装置。
  14. １４．前記メモリセルの前記ソースまたはドレインに印加された電位の変化をも って前記制御ゲートヘの前記信号の印加を止めることを特徴とする請求項９に記 載の半導体メモリ装置。
  15. １５．前記制御ゲートに印加された前記信号の負電位を前記メモリセルのソース ・ドレイン間に流れる電流によるビット線の電位の変化の前に変化させることを 特徴とする請求項９に記載の半導体メモリ装置。
  16. １６．前記制御ゲートに印加される前記パルスの正電位の期間は負電位の期間よ りも長いことを特徴とする請求項９に記載の半導体メモリ装置。
  17. １７．前記制御ゲートに正電位、負電位を印加する順序は変更可能であること特 徴とする請求項１に記載の半導体メモリ装置。
  18. １８．不揮発性半導体メモリ装置であって、各々がソース、ドレイン、浮遊ゲー トおよび制御ゲートを有する複数のメモリセル、 選択されたメモリセルのソース、ドレインの何れか一方を充電して、それを所定 の時間後に浮遊状態にする手段、 前記選択されたメモリセルの制御電極に正負電位に変化する信号を印加してその 間値電圧を収束される手段 を備えたことを特徴とする前記メモリ装置。
  19. １９．前記制御電極に印加された前記信号の正電位の絶対値を負電位の絶対値よ りも大きく設定したことを特徴とする請求１８に記載の半導体メモリ装置。
  20. ２０．前記信号の負電位によって前記制御電極とソースまたはドレインの間にト ンネル電流が流れ、前記信号の正電位によってソース・ドレイン間に電流が流れ るように前記パルス信号の波高値を設定したことを特徴とする請求項１８に記載 の半導体メモリ装置。
  21. ２１．収束された間値電圧は前記制御ゲートに印加された前記信号の正電位によ って設定されることを特徴とする請求項１８に記載の半導体メモリ装置。
  22. ２２．前記制御ゲートに印加されるパルス信号の負電位は正電位の印加後に印加 されることを特徴とする請求項１８に記載の半導体メモリ装置。
  23. ２３．前記制御ゲートが共通に接続された前記メモリセルの浮遊ゲートに蓄積さ れた電荷が同時に減少されることを特徴とする請求項１８に記載の半導体メモリ 装置。
  24. ２４．前記メモリセルの前記ソースまたはドレインに印加された電位の変化をも って前記制御ゲートヘの前記信号の印加を止めることを特徴とする請求項１に記 載の半導体メモリ装置。
  25. ２５．前記制御ゲートに印加された前記信号の負電位を前記メモリセルのソース ・ドレイン間に流れる電流によるビット線の電位の変化の前に変化させることを 特徴とする請求項１８に記載の半導体メモリ装置。
  26. ２６．前記制御ゲートに印加される前記パルスの正電位の期間は負電位の期間よ りも長いことを特徴とする請求項１８に記載の半導体メモリ装置。
  27. ２７．不揮発性半導体メモリ装置であって、複数本のワード線、 前記ワード線と交差する複数本のビット線とソース線、前記ワード線と前記ビッ ト線、前記ソース線の交点の所に備えられた、各々ソース、ドレイン、浮遊ゲー トおよび制御ゲートを有し、その制御ゲート、ドレインおよびソースが各ワード 線、ビット線、ソース線にそれそれ接続されている、複数個のメモリセル、 選択されたメモリセルのソースまたはドレインに電荷を与え、一定時間後に浮遊 状態にする手段、 前記選択メモリセルの制御ゲートに正波高値電位と負波高値電位の間で変動する パルス信号を印加し、その間値が収束するようにする手段を備えたことを特徴と する前記半導体メモリ装置。
  28. ２８．前記制御電極に印加された前記信号の正電位の絶対値を負電位の絶対値よ りも大きく設定したことを特徴とする請求項２７に記載の半導体メモリ装置。
  29. ２９．前記信号の負電位によって前記制御電極とソースまたはドレインの間にト ンネル電流が流れ、前記信号の正電位によってソース・ドレイン間に電流が流れ るように前記パルス信号の波高値を設定したことを特徴とする請求項２７に記載 の半導体メモリ装置。
  30. ３０．収束された間値電圧を前記制御ゲートに印加された前記信号の正電位によ って設定されることを特徴とする請求項２７に記載の半導体メモリ装置。
  31. ３１．前記制御ゲートに印加されるパルス信号の負電位は正電位の印加後に印加 されることを特徴とする請求項１に記載の半導体メモリ装置。
  32. ３２．前記制御ゲートが共通に接続された前記メモリセルの浮遊ゲートに蓄積さ れた電荷が同時に減少されることを特徴とする請求項２７に記載の半導体メモリ 装置。
  33. ３３．前記メモリセルの前記ソースまたはドレインに印加された電位の変化をも って前記制御ゲートヘの前記信号の印加を止めることを特徴とする請求項２７に 記載の半導体メモリ装置。
  34. ３４．前記制御ゲートに印加された前記信号の負電位を前記メモリセルのソース ・ドレイン間に流れる電流によるビット線の電位の変化の前に変化させることを 特徴とする請求項２７に記載の半導体メモリ装置。
  35. ３５．前記制御ゲートに印加される前記パルスの正電位の期間は負電位の期間よ りも長いことを特徴とする請求項２７に記載の半導体メモリ装置。
  36. ３６．不揮発性半導体メモリ装置であって、複数本のワード線、 前記ワード線と交差する複数本のヒット線にして、選択トランジスタを介してソ ース線に接続されたビット線、 前記ワード線と前記ヒット線の交点の所に備えられた、各々ソース、ドレイン、 浮遊ゲートおよび制御ゲートを有し、その制御ゲート、ドレインおよびソースが 各ワード線、ヒット線、ソース線にそれそれ接続されている、複数個のメモリセ ル、 選択されたメモリセルのソースまたはドレインに電荷を与える手段、前記選択メ モリセルの制御ゲートに正波高値電位と負波高値電位の間で変動するパルス信号 を印加し、その間値が収束するようにする手段を備えたことを特徴とする前記半 導体メモリ装置。
  37. ３７．前記ビット線の漏れ電流を補償する電流を供給する手段をさらに備えたこ とを特徴とする請求項３６に記載の不揮発性半導体メモリ装置。
  38. ３８．選択トランジスタを介して前記各ヒット線に電気的に接続された複数の主 ビット線をさらに備えたことを特徴とする請求項３６に記載の不揮発性半導体メ モリ装置。
  39. ３９．各メモリセルのソースまたはドレインにソース電位より低くはない電位を 印加する第１のスイッチ手段、および各メモリセルのソースまたはドレインにド レイン電位より高くはない電位を印加する第２のスイッチ手段 をさらに備えたことを特徴とする請求項３６に記載の不揮発性半導体メモリ装置 。
  40. ４０．制御ゲートに信号を印加下る前に、ビット線を前記第１のスイッチ手段に よってソース電位より高い電位に設定する、請求項３９に記載の不揮発性半導体 メモリ装置。
  41. ４１．制御ゲートに信号を印加する前に、前記第１のスイッチ手段によって前記 ビット線をソース電位よりも高い電位に設定し、前記制御ゲートに前記信号を印 加した後で、前記第２のスイッチ手段によって前記ビット線をドレイン電圧より 低い電位に設定することを特徴とする請求項３９に記載の不揮発性半導体メモリ 装置。
  42. ４２．前記メモリセルのチャンネルからのホットエレクトロンにより該メモリセ ルの浮遊ゲートを負電位に帯電した後、該浮遊ゲートからソース、ドレインまた は基板に該浮遊ゲートに蓄積された電荷をトンネル電流として逃がすことを特徴 とする請求項３６に記載の不揮発性半導体メモリ装置。
  43. ４３．前記ソース、ドレインまたは基板から流れるトンネル電流により、該メモ リセルの浮遊ゲートを負電位に帯電し、該浮遊ゲートに蓄積された電荷を該浮遊 ゲートからソース、ドレインまたは基板に別のトンネル電流として逃がすことを 特徴とする請求項３６に記載の不揮発性半導体メモリ装置。
  44. ４４．前記微少電流供給手段が、直接にまたはスイッチを介して少なくとも一本 のビット線に後続されていることを特徴とする請求項３６に記載の不揮発性半導 体メモリ装置。
  45. ４５．前記スイッチドキャパシタは少なくとも一つのＭＯＳダイオードを備えて いる請求項４４に記載の不揮発性半導体メモリ装置。
  46. ４６．不揮発性半導体メモリ装置であって、複数本のワード線、 前記ワード線と交差する複数本のビット線、前記ワード線と前記ヒット線の交点 の所に備えられた、各々ソース、ドレイン、浮遊ゲートおよび制御ゲートを有し 、その制御ゲート、ドレインおよびソースが各ワード線、ビット線、ソース線に それぞれ接続されている、複数個のメモリセル、 前記ビット線のうちの一本をブリチャージし、一定時間後に浮遊状態にする手段 、および 選択されたメモリセルの制御ゲートに前記ワード線を介して、正波高値電位と負 波高値電位を有するパルスからなる信号を印加して間値電圧を所定の電圧に収束 するようにする手段 を備えたことを特徴とする前記不揮発性半導体メモリ装置。
  47. ４７．前記ビット線の漏れ電流を補償する電流を供給する手段をさらに備えたこ とを特徴とする請求項４６に記載の不揮発性半導体メモリ装置。
  48. ４８．前記各メモリセルのソースまたはドレインに微少電流を供給する手段をさ らに備えたことを特徴とする請求項４６の不揮発性半導体メモリ装置。
  49. ４９．更に、複数本の主ビット線を含み、各主ビット線は選択されたトランジス タを介して前記各ビット線に電気的に接続されていることを特徴とする請求項４ ６に記載の不揮発性半導体メモリ装置。
  50. ５０．前記ビット線の容量成分と前記電流供給手段からの電流による等価抵抗値 とによる第１の時定数が、前記ヒット線の容量成分と前記漏れ電流による等価抵 抗値とによる第２の時定数よりも小さく、且つ前記第１の時定数が前記信号の周 期の略半分より長いことを特徴とする請求項４６に記載の不揮発性半導体メモリ 装置。
  51. ５１．前記電流供給手段が電圧源に接続された抵抗、またはスイッチに直列に接 続された抵抗体からなることを特徴とする請求項４６に記載の不揮発性半導体メ モリ装置。
  52. ５２．前記電流供給手段が電圧源に接続された逆バイアス接続のダイオード又は スイッチ手段に直列接続された逆バイアスされたダイオードからなる請求項４６ に記載の不揮発性半導体メモリ装置。
  53. ５３．前記電流供手段が電圧源に接続されたゲート付きのダイオードまたはスイ ッチに直列接続されたゲート付きダイオードからなることを特徴とする請求項４ ６に記載の不揮発性半導体メモリ装置。
  54. ５４．前記電流供給手段は主ビット線またはヒット線の間に接続されていること を特徴とする請求項４６の不揮発性半導体メモリ装置。
  55. ５５．前記信号は複数個の正の波高値電位を含むことを特徴とする請求項４６に 記載の不揮発性半導体メモリ装置。
  56. ５６．前記信号は複数個の負の波高値電位を含むことを特徴とする請求項４６に 記載の不揮発性半導体メモリ装置。
  57. ５７．前記信号は複数個の正の波高値電位を含むことを特徴とする請求項４６に 記載の不揮発性半導体メモリ装置。
  58. ５８．ＮＡＮＤ型不揮発性半導体メモリ装置であって、ビット線、 該ビット線と交差する選択線とワード線、第１、第２の選択トランジスタの間に 直列に接続され、各々ソース、ドレイン、浮遊ゲートおよび制御ゲートを有し、 その制御ゲートが前記名ワード線に接続されている、複数個のメモリセル、 前記任意のメモリセルに正の波高値電位と負の波高値電位との間で変動する信号 を印加して間値電圧を収束するようにする手段を備えたことを特徴とする前記不 揮発性半導体メモリ装置。
  59. ５９．浮遊ゲートと制御ゲートとを有するトランジスタを備える不揮発性メモリ セルにおいて、前記トランジスタのドレイン電極またはソース電極の一方に電気 的に接続する容量素子と、該容量素子を充電し、前記ドレイン電極またはソース 電極の一方を他方よりも高電位に設定する電位設定手段と、前記ドレイン電極の 電位を低下させる電圧発生手段と、を有する不揮発性メモリセル。
  60. ６０．前記電圧発生手段は、正電圧と負電圧とを交互に発生し、前記正電圧を前 記負電圧よりも先に前記制御ゲートに印加する請求項５９に記載の不揮発性メモ リセル。
  61. ６１．前記容量素子は、前記トランジスタのドレイン電極又はソース電極の前記 一方が電気的に接続する配線が有する寄生容量を含む請求項５９に記載の不揮発 性メモリ。
  62. ６２．浮遊ゲートと制御ゲートとを有するトランジスタを備える不揮発性メモリ セルの間値の調整方法において、 前記トランジスタのドレイン電極又はソース電極の一方を他方よりも高電位に維 持する第１のステツプと、前記制御ゲートに交流電圧を印加して、前記ドレイン 電極の電位を低下させる第２のステップと、を有する不揮発性メモリセルの間値 の調整方法。
  63. ６３．浮遊ゲートと制御ゲートを有する複数のトランジスタの間値の調整方法に おいて、 前記トランジスタのドレイン電極又はソース電極の一方を他方より高電位に維持 する第１のステップと、前記制御ゲートに正電圧を印加して、前記正電圧との相 関で定まる値より大きな間値を有するトランジスタの制御ゲートに負電圧を印加 して、当該トランジスタの間値を低下させる第３のステップとを有し、前記複数 のトランジスタの全ての間値が前記正電圧との相関で定まる所望値又は所望の範 囲に収束する迄、前記第２のステツプおよび第３のステップを交互に繰り返す複 数のトランジスタの間値の調整方法。
  64. ６４．浮遊ゲートと制御ゲートを有する複数のトランジスタの間値の調整方法に おいて、 前記複数のトランジスタの各々の間値を設定する第１のステップと、前記複数の トランジスタのうちの特定のトランジスタのドレイン電極又はソース電極の一方 を他方より高電位に維持する第２のステップと、前記特定のトランジスタの制御 ゲートにＡＣ電圧を印加してその間値をより低い値に設定する第３のステップと を有する前記複数のトランジスタの間値の調整方法。
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