KR100314491B1

KR100314491B1 - 반도체 기억 장치

Info

Publication number: KR100314491B1
Application number: KR1019990005350A
Authority: KR
Inventors: 다카타히데카주
Original assignee: 마찌다 가쯔히꼬; 샤프 가부시키가이샤
Priority date: 1998-02-19
Filing date: 1999-02-18
Publication date: 2001-11-15
Anticipated expiration: 2019-02-18
Also published as: DE69921215T2; DE69921215D1; JP3495905B2; JPH11238386A; TW416050B; KR19990072706A; EP0938096A2; EP0938096B1; EP0938096A3; US6154387A

Abstract

본 발명의 반도체 기억 장치는 커패시터, 제 1 트랜지스터, 및 제 2 트랜지스터를 포함하며, 상기 커패시터는 제 1 전극, 제 1 전극과 대향하는 제 2 전극, 및 상기 제 1 및 제 2 전극 사이에 삽입된 강유전체막을 포함하고, 강유전체막의 분극 상태를 이용하는 2진 정보를 기억 및 보유하며, 상기 제 1 트랜지스터는 제 1 전극, 제 2 전극, 및 게이트전극을 포함하고, 상기 제 2 전극은 커패시터의 제 1 전극에 접속되며, 상기 제 2 트랜지스터는 제 1 전극, 제 2 전극, 및 게이트전극을 포함하고, 상기 제 1 전극은 커패시터의 제 2 전극에 접속된다.

Description

반도체 기억 장치{A SEMICONDUCTOR MEMORY DEVICE}

본 발명은 커패시터의 전극들 사이에 삽입된 강유전체막의 분극상태를 이용하여 정보를 기억 및 보유시키는 비휘발성 반도체기억장치에 관한 것이다.

강유전체를 이용하는 반도체기억장치(이하, 강유전체 기억 장치라 함)는 강유전체의 분극방향을 이용하여 데이터를 기억하는 비휘발성 메모리이다. 이 종류의강유전체를 이용하는 비휘발성 반도체기억장치의 종래예가 도 6에 도시된다. 예컨대, 티. 수미등의 문헌, 1994년 IEEE 국제 솔리드스테이트 회로 컨퍼런스, 기술 요약서, 페이지 268-269를 참조하라.

도 6에 도시된 강유전체 기억 장치는 각각 커패시터(Cs) 및 MOS 트랜지스터(Qc)를 갖는 복수의 메모리셀(MC)을 포함한다. 커패시터(Cs)는 2개의 대향 전극 및 그 전극들 사이에 삽입되는 강유전체막을 가진다. 커패시터(Cs)의 전극들중 하나는 MOS 트랜지스터(Qc)의 소스 전극 및 드레인전극중 하나에 접속된다. 상기 복수의 메모리셀(MC)은 행 및 열방향으로 배열된다.

상기 복수의 메모리셀(MC)의 행들에 대응하도록 복수의 워드선(WL₀-WL_2m+1)이 배열되어, 각 워드선이 메모리셀(MC)의 대응하는 행의 트랜지스터(Qc)의 게이트전극에 접속된다. 복수의 워드선(WL₀-WL_2m+1)중 어느 하나가 선택될 때, 그 선택된 워드선에 접속된 메모리셀(MC)이 선택 상태로 된다.

상기 복수의 메모리셀(MC)의 열들에 대응하도록 복수의 비트선(BL₀-BL_n) 및 복수의 비트선바(/BL₀-/BL_n)이 배열되어, 각 비트선 및 비트선바들이 메모리셀(MC)의 대응하는 열의 각 MOS 트랜지스터(Qc)의 소스 전극 및 드레인전극중 다른 하나에 접속된다.

행방향으로 연장하는 복수의 플레이트선들(PL₀-PL_m)이 복수의 메모리셀(MC)의 모든 다른 행에 배열되어, 각 플레이트선이 대응하는 트랜지스터(Qc)에 접속되지 않은 메모리셀(MC)의 대응하는 2개의 행들의 커패시터(Cs)의 다른 전극(이하, 커패시터(Cs)의 상기 전극을 플레이트 전극이라 함)에 각각 접속된다.

복수의 워드선(WL₀-WL_2m+1)에 대응하도록 복수의 MOS 트랜지스터(T₀-T_2m+1)가 배열되어 복수의 MOS 트랜지스터(T₀-T_2m+1)의 게이트전극이 대응하는 워드선(WL₀-WL_2m+1)에 접속되고, 그의 소스 전극들은 대응하는 플레이트선(PL₀-PL_m)에 접속되며, 그의 드레인전극은 구동선(DL)에 접속된다.

플레이트 구동 신호 발생 회로(1)는 구동선(DL)에 플레이트 구동 신호를 공급한다.

도 6에 도시된 상기 형태를 가진 종래의 강유전체 기억 장치의 동작을 도 7을 참조하여 설명한다.

도 7은 도 6에 도시된 강유전체 기억 장치의 타이밍도이다. 워드선(예컨대, WL₀)이 선택 레벨(하이 레벨)로 상승되기 전의 스탠바이 상태에서, 비트선( BL₀∼BLn), 비트선바(/BL₀∼/BLn), 및 구동선(DL)은 접지전위레벨로 되어 있다. 워드선(WL₀)이 하이 레벨로 상승되면, 이 워드선(WL₀)에 접속된 메모리셀(MC)은 선택 상태로 되고, 트랜지스터(T₀)가 도통상태로 되어, 플레이트선(PL₀)이 구동선(DL)에 접속된다.

다음, 플레이트 구동신호는 플레이트 구동전압(Vp1)을 제공하도록 하이 레벨로 되어, 플레이트선(PL₀)에 전압(Vp1)이 공급된다. 이 결과, 상기 플레이트선에 접속된 메모리셀(MC)에 기억된 정보가 비트선(BL₀-BL_n)으로 독출된다. 비트선(BL₀-BL_n)과 쌍으로 된 비트선바(/BL₀-/BL_n)는 기준셀(도시안됨)에 선택적으로 접속되어 기준 전압 레벨을 발생시킨다. 기준 전압은 메모리셀(MC)에서 독출된 정보가 '1'일 때 및 '0'일 때 발생된 비트선에서의 전위들의 중간 전위로 설정된다. 이 세팅은 각 기준셀의 커패시터의 사이즈를 조정함에 의해 달성된다.

쌍으로 된 비트선(BL₀-BL_n) 및 비트선바(/BL₀-/BL_n)들 사이의 전압차는 센스증폭되어, 선택 상태의 메모리셀에 기억된 정보를 외부로 독출한다. 그후, 플레이트 구동 신호는 접지 전위를 제공하도록 저레벨로 되어, 플레이트선(PL₀)에 인가된다. 이로써, 선택 상태의 메모리셀에 정보를 재기입할 수 있게 된다.

상기한 강유전체 기억 장치에서, 각 메모리셀(MC)의 커패시터(Cs)의 강유전체막에는 정 및 부의 유도된 분극이 제공되어, 메모리셀(MC)에 정보를 기억시킨다. 기억된 정보는 유도된 분극의 상태를 검출함에 의해 독출된다. 이 검출을 위해, 상기한 바와 같은 대응하는 플레이트선에 전위(Vp1) 등의 소정 전위를 공급하도록 요구된다. 커패시터(Cs)가 강유전체로 제조되므로, 그의 용량치는 종래의 DRAM보다 커지려는 경향이 있다. 또한, 플레이트선은 일반적으로 커패시터의 유전체와의 정합성을 위해 Au, Pt, 및 Ru 등의 귀금속으로 제조된다. 이들 귀금속은, 그들의 가공성이 문제로 되어 두껍게 하는 것이 어렵다. 또한, 배선폭을 확대하려는 시도(얇은 두께를 보상하기 위함)는 미세화를 실현하기 위한 고정밀도화의 관점에서 불리하다. 이러한 이유로, 배선저항을 감소시키는 것이 곤란하다. 따라서, 플레이트선의 시정수가 커지기 때문에, 이 플레이트선 구동을 위해 요구되는 시간이 길어지게 된다. 그 결과, 종래의 강유전체 기억 장치에서는 고속 동작이 어렵게 된다.

또한, 종래의 강유전체 기억 장치에서는, 플레이트선의 충방전이 행하여지기 때문에, 전력 소비도 증가대한다.

따라서, 상기한 바와같이, 종래의 강유전체 기억 장치는 액세스시 마다 플레이트선을 소정의 전위로 구동하는 구성을 갖는다. 이로써 플레이트선 구동을 위한 시간이 길어지게 되어, 고속 동작이 어렵게 된다. 또한, 플레이트선의 충방전 때문에 소비전력이 증가한다.

본 발명의 일 실시예에서, 반도체 기억 장치는 워드선, 비트선, 비트선바, 및 복수의 칼럼선택 플레이트 구동선을 더 포함하고, 상기 제 1 트랜지스터의 제 1 전극은 비트선 및 비트선바중 하나에 접속되며, 상기 제 1 트랜지스터의 게이트전극은 워드선에 접속되며, 상기 제 2 트랜지스터의 제 2 전극은 상기 복수의 칼럼선택 플레이트 구동선중 하나에 접속되며, 상기 제 2 트랜지스터의 게이트전극은 워드선에 접속된다.

본 발명의 다른 실시예에서, 반도체 기억 장치는 칼럼 어드레스 디코드 신호에 따라 상기 복수의 칼럼선택 플레이트 구동선중 하나를 선택하는 칼럼선택 플레이트 구동 회로를 더 포함한다.

본 발명의 또 다른 실시예에서, 칼럼선택 플레이트 구동 회로는 주구동선, 플레이트 구동 신호를 주구동선에 공급하는 플레이트 구동 신호 발생 회로, 및 복수의 MOS 트랜지스터를 포함하고, 상기 복수의 MOS 트랜지스터의 게이트들이 복수의 어드레스 디코드 신호선들에 각각 접속되며, 상기 복수의 MOS 트랜지스터의 제 1 전극이 주구동선에 접속되며, 상기 복수의 MOS 트랜지스터의 제 2 전극이 상기 복수의 칼럼선택 플레이트 구동선에 각각 접속된다.

또한, 본 발명의 반도체 기억 장치는 : 행 및 열방향으로 배열된 복수의 메모리셀, 행방향으로 연장하는 복수의 워드선, 열방향으로 연장하는 복수의 비트선, 열방향으로 연장하는 복수의 비트선바, 열방향으로 연장하는 복수의 칼럼선택 플레이트 구동선, 및 복수의 제 2 트랜지스터를 포함하며, 상기 복수의 메모리셀들이 각각 커패시터 및 제 1 트랜지스터를 포함하고, 상기 커패시터가 제 1 전극, 제 1 전극과 대향하는 제 2 전극, 및 제 1 및 제 2 전극 사이에 삽입된 강유전체막을 포함하고, 강유전체막의 분극 상태를 이용하는 2진 정보를 기억 및 보유하며, 상기 제 1 트랜지스터는 제 1 전극, 제 2 전극, 및 게이트전극을 포함하며, 상기 복수의 제 2 트랜지스터들 각각은 제 1 전극, 제 2 전극, 및 게이트전극을 포함하며, 상기 제 1 트랜지스터의 제 1 전극은 상기 복수의 비트선 및 복수의 비트선바중 하나에 접속되며, 상기 제 1 트랜지스터의 제 2 전극은 커패시터의 제 1 전극에 접속되며, 상기 복수의 메모리셀들은 복수의 그룹들로 분류되며, 제 1 행의 그룹의 복수의 메모리셀의 커패시터들의 제 2 전극은 플레이트선을 통해 상기 복수의 제 2 트랜지스터들중 하나의 제 1 전극에 접속되며, 상기 제 1 행의 복수의 제 2 트랜지스터들중 하나의 제 2 전극은 상기 복수의 칼럼선택 플레이트 구동선들중 하나에 접속되며, 상기 제 1 행의 복수의 제 2 트랜지스터들중 하나의 게이트전극은 상기 복수의 워드선들중 하나에 접속되며, 상기 제 1 행의 제 1 트랜지스터의 게이트전극은 상기 제 1 행의 제 2 트랜지스터가 접속되어 있는 워드선에 접속되며, 제 2 행의 그룹의 복수의 메모리셀의 커패시터의 제 2 전극들은 플레이트선을 통해 상기 복수의 제 2 트랜지스터들중 하나의 제 1 전극에 접속되며, 상기 제 2 행의 복수의 제 2 트랜지스터들중 하나의 제 2 전극은 상기 복수의 칼럼선택 플레이트 구동선들중 하나에 접속되며, 상기 제 2 행의 복수의 제 2 트랜지스터들중 하나의 게이트전극은 상기 복수의 워드선들중 하나에 접속되며, 상기 제 2 행의 제 1 트랜지스터의 게이트전극은 상기 제 2 행의 제 2 트랜지스터가 접속되어 있는 워드선에 접속된다.

따라서, 본 발명에서는 저소비전력으로 고속 동작을 실행할 수 있는 반도체 기억 장치를 제공할 수 있다.

본 발명의 이들 및 다른 장점들은 첨부 도면들을 참조한 이하의 설명을 이해함으로써 당업자들에게 더욱 명백해질 것이다.

도 1은 본 발명의 실시예 1의 강유전체 기억 장치의 회로도,

도 2a 및 2b는 실시예 1의 강유전체 기억 장치의 타이밍도,

도 3은 본 발명의 실시예 2의 강유전체 기억 장치의 회로도,

도 4는 실시예 2의 강유전체 기억 장치의 타이밍도,

도 5는 본 발명의 실시예 3의 강유전체 기억 장치의 회로도,

도 6은 종래의 강유전체 기억 장치의 도면,

도 7은 도 6의 종래의 강유전체 기억 장치의 타이밍도, 및

도 8은 인가된 전계 및 강유전체 메모리 셀의 분극의 히스테리시스 특성을 나타낸 그래프이다.

이하, 본 발명의 실시예에 관해서 첨부 도면을 참조하여 설명한다.

(실시예 1)

본 발명에 따른 실시예 1의 강유전체 기억 장치를 도 1, 2a 및 2b를 참조하여 설명한다.

도 1은 본 발명의 실시예 1의 강유전체 기억 장치(100)의 회로도이다. 도 2a 및 2b는 도 1에 도시된 강유전체 기억 장치(100)의 타이밍도이다.

도 1에 도시된 강유전체 기억 장치(100)는 행 및 열방향으로 배열된 복수의 메모리셀(MC)을 포함한다. 각 메모리셀(MC)은 커패시터(Cs), 제 1 트랜지스터(Qa), 및 제 2 트랜지스터(Qd)를 포함한다.

커패시터(Cs)는 제 1 전극 및 제 1 전극과 대향하는 제 2 전극을 포함하며, 강유전체막이 상기 제 1 및 제 2 전극들 사이에 삽입된다. 커패시터(Cs)는 강유전체막의 분극 상태를 이용하는 2진 정보를 기억 및 보유한다. 이하, 커패시터(Cs)의 제 2 전극을 플레이트 전극이라 한다.

제 1 트랜지스터(Qa)는 소스 및 드레인전극(이 전극들중 하나가 제 1 전극이고, 다른 하나가 제 2 전극이다), 및 게이트전극을 포함한다. 제 1 트랜지스터(Qa)의 제 2 전극은 커패시터(Cs)의 제 1 전극에 접속된다.

제 2 트랜지스터(Qd)는 소스 및 드레인전극(이 전극들중 하나가 제 1 전극이고, 다른 하나가 제 2 전극이다), 및 게이트전극을 포함한다. 제 2 트랜지스터(Qd)의 제 1 전극은 커패시터(Cs)의 제 2 전극에 접속된다.

복수의 워드선(WL₀,WL₁,....)이 복수의 메모리셀(MC)의 행들에 대응하도록 배열되어, 각 워드선이 메모리셀(MC)의 대응하는 행의 트랜지스터들(Qa,Qd)의 게이트전극들에 접속된다.

복수의 비트선(BL₀,BL₁,...) 및 복수의 비트선바(/BL₀,/BL₁,...)는 복수의 메모리셀(MC)의 열들에 대응하도록 배열되어, 비트선들 및 비트선바들 각각이 메모리셀(MC)의 대응하는 열의 트랜지스터들(Qa) 각각의 제 1 전극(소스전극 및 드레인전극중 하나)에 접속된다.

메모리셀(MC)의 각 열들의 트랜지스터(Qd)의 제 2 전극(소스전극 및 드레인전극중 하나)이 복수의 칼럼선택 플레이트 구동선(CD₀,CD₁,...)중 대응하는 하나에 접속된다. 제 i 행 및 제 j 열에 배치된 메모리셀에서, 노드로서의 커패시터(cs)의 플레이트전극을 PL(i,j)라 한다.

도 1에 도시된 강유전체 기억 장치(100)는 외부(또는 내부)에서 발생되는 어드레스신호를 수신하는 어드레스버퍼(2), 상기 어드레스버퍼(2)로부터의 신호출력을 수신하는 로우디코더(3) 및 칼럼디코더(4), 로우디코더(3)로부터 출력되는 어드레스 디코드 신호를 수신하여 워드선(WL₀,WL₁,…)을 구동하는 워드선 구동회로(5), 칼럼디코더(4)로부터 출력되는 칼럼어드레스 디코드신호를 수신하여 칼럼선택 플레이트 구동선(CD₀,CD₁,...)을 구동하는 칼럼선택 플레이트 구동회로(6)를 더 포함한다.

상기 칼럼선택 플레이트 구동선(CD₀,CD₁,...)은 폴리실리콘 배선 또는 통상의 금속배선(알루미늄 배선등)에 의해 형성되어 있다.

도 1에 도시된 강유전체 기억 장치(100)의 동작에 관해서 도 2a를 참조하여 설명한다.

워드선이 선택레벨(하이레벨)로 상승하기 전의 스탠바이 상태에서, 비트선(BL₀,BL₁,...) 및 비트선바(/BL₀,/BL₁,...), 및 칼럼선택 플레이트 구동선(CD₀,CD₁,...)은 접지전위레벨로 되어있다. 외부 어드레스 신호에 응답하여 소정의 워드선(예컨대, 워드선WLi)이 선택 레벨로 상승되면, 그 워드선(WLi)에 접속된 메모리셀(MC)의 트랜지스터(Qa)가 도통상태로 되어, 메모리셀(MC)의 커패시터(Cs)의 각각의 제 1 전극이 비트선 또는 비트선바와 같은 접지전위레벨로 된다.

워드선(WLi)에 접속된 메모리셀(MC)의 트랜지스터(Qd)가 도통하면, 칼럼선택 플레이트 구동선(CD₀,CD₁(도시 안됨),...)은 각각 플레이트 전극 PL(i,0), PL(i,1)(고시안됨),...,에 접속된다.

상기한 상태하에서, 외부의 칼럼어드레스 입력에 응답하여 소정의 칼럼선택 플레이트 구동선(예컨대, 칼럼선택 플레이트 구동선 CDj)이 선택 레벨로 되면, 플레이트전극 PL(i,j)만이 하이레벨(Vp1)로 되고, 동일 행의 다른 플레이트전극들은 접지전위레벨로 남게된다.

이 결과, 제 i행, 제 j 열의 메모리셀(MC)에 기억된 정보만이 비트선(BLj)으로 독출된다. 더 구체적으로, 도 8을 참조하면, 트랜지스터(Qa)가 '온'상태로 될 때 비트선(BLj)과 플레이트전극(PL(i,j)) 사이에 부의 전계(-E_max)가 인가됨에 의해, 히스테리시스 특성에 있어서 c점에 보유된 기억 데이터가 '1'인 경우 Pmax+Pr에 대응하는 전하가 비트선(BLj)으로 독출될 수 있고, a점에 보유된 기억 데이터가 '0'인 경우에는 Pmax-Pr에 해당하는 전하가 독출될 수 있다.

상기 비트선(BLj)과 쌍으로 된 비트선바(/BLj)의 레벨은 기준셀(도시 안됨)을 선택함에 의해 기준전압레벨로 된다. 상기 선택된 상태에서 메모리셀에 기억된 정보는 비트선(BLj)와 비트선바(/BLj) 쌍들 사이의 전위차를 센스증폭함에 의해 외부로 독출할 수 있다.

제 j 열에 있지 않은 임의의 비선택된 메모리셀에서는, 비트선 및 비트선바 쌍들 사이에 전위차가 발생되지 않는다. 따라서, 그러한 메모리셀에 기억된 정보는 센스 증폭되지 않고, 외부로 독출되지 않는다. 즉, 제 i 행 및 제 j 열에 배치된 메모리셀(MC)만이 센스증폭된다.

그후, 칼럼선택 플레이트구동선(CDj)에서의 신호가 접지전위레벨로 됨에 의해, 플레이트전극 PL(i,j)의 전압이 접지 전위로 된다. 이로써 선택 상태의 메모리셀에 정보가 다시 기입될 수 있다. 도 2a의 타이밍도에서, 칼럼선택 플레이트 구동신호의 일 펄스에 의해 독출 및 재기입이 완료된다. 이와다르게, 상기 강유전체 기억 장치(100)는 도 2b에 도시된 타이밍도에 따라 동작될 수 있다. 도 2b에 도시된 타이밍도에서, 워드선이 선택 레벨에 있고, 칼럼선택 플레이트 구동신호의 펄스(P1)에 의해 독출이 완료되고 칼럼 선택 플레이트 구동 신호의 다음 펄스(P2)에 의해 재기입이 보장된다.

여기서의 재기입이란 다음과 같은 동작을 의미한다. 도 8을 참조하면, 상기한 독출 동작에 있어서, c점의 상태가 a점의 상태로 변화되어, c점의 데이터를 파괴하게 된다. 따라서, 커패시터의 강유전체막에 정의 전계(Emax)가 인가되어, c점의 상태를 회복시키는 동작이다.

선택되지 않은 제 i 행 이외의 메모리셀(MC)에 있어서는, 트랜지스터(Qa,Qd)에 의해 메모리셀(MC)의 커패시터(Cs)가 비트선(또는 비트선바)으로부터 분리되어 있기 때문에, 해당하는 칼럼선택 플레이트 구동선(CDx)(x는 i이외의 정수)에 전압(Vp1)이 인가되는 가에 관계없이, 커패시터(cs)의 전극들 사이의 전압이 변화하지 않게 되어, 분극 정보는 파괴되지 않는다. 또한, 선택워드선(WLi)에 접속되어 비선택 레벨에서 칼럼선택 플레이트 구동선(CD)에 접속되는 메모리셀(MC)에 대해서는, 센스증폭이 행하여 지지 않기 때문에, 분극정보가 파괴됨이 방지된다.

도 1에 도시된 강유전체 기억 장치(100)에서는, 1회의 액세스동작에 대해서 칼럼선택 플레이트 구동회로(6)는 단일의 메모리셀(MC)의 플레이트전극(PL(i,j))만을 구동하면 됨으로써, 그 용량치 및 저항치가 작다. 이로써 플레이트 전극 구동에 요하는 시간이 짧게 되어, 고속동작 및 낮은 전력 소비를 실현할 수 있다. 또한, 단일 메모리셀(MC)에 기억된 정보만이 센스 증폭되기 때문에, 센스증폭시의 전류 소비도 대폭 감소시킬 수 있다.

(실시예 2)

본 발명에 따른 실시예 2의 강유전체 기억 장치를 도 3 및 4를 참조하여 설명한다.

도 3은 본 발명의 실시예 2의 강유전체 기억 장치(200)의 회로도이다. 상기강유전체 기억 장치(200)는 복수의 메모리셀(MC), 복수의 워드선(WL₀,WL₁,...), 복수의 비트선(BL₀,BL₁,...), 복수의 비트선바(/BL₀,/BL₁,...) 및 칼럼선택 플레이트구동회로(6')를 포함한다.

도 3에 도시된 강유전체 기억 장치(200)의 구성은 칼럼선택 플레이트 구동회로(6')를 제외하면 강유전체 기억 장치(100)의 구성과 동일하다. 강유전체 기억 장치(200)에서는, 강유전체 기억 장치(100)와 동일한 부품들에 대해서는 동일 참조부호로 나타내며, 그의 설명을 생략한다.

칼럼선택 플레이트 구동회로(6')는 주구동선(8), 플레이트 구동신호를 주구동선(8)에 출력하는 플레이트 구동신호 발생회로(7), 및 복수의 MOS 트랜지스터(QC₀,...QC_j,...)를 포함한다.

복수의 MOS 트랜지스터(QC₀,...QC_j,...)의 게이트는 각각 칼럼디코더(4)에 접속된 어드레스디코드신호선(AD₀,···,AD_j···)에 접속된다. 복수의 MOS 트랜지스터(QC₀,...QC_j,...)의 드레인 또는 소스는 주구동선(8)에 공통접속된다. 복수의 MOS 트랜지스터(QC₀,...QC_j,...)의 다른 소스 및 드레인은 각각 칼럼선택 플레이트 구동선(CD₀,..,CD_j...)에 접속된다.

이하, 도 4를 참조하여 강유전체 기억 장치(200)의 동작을 설명한다.

도 4는 강유전체 기억 장치(200)의 타이밍도이다. 워드선이 선택 레벨로 상승되기 전의 스탠바이 상태에 있어서, 비트선(BL₀,BL₁,···), 비트선바(/BL₀,/BL₁,···), 및 칼럼선택 플레이트 구동선(CD₀,CD₁,···)은 접지 전위 레벨로 되어있다.

외부의 로우어드레스 신호가 강유전체 기억 장치(200)로 입력되면, 워드선(예컨대, 워드선 WLi)이 로우 어드레스 신호에 응답하여 선택 레벨로 된다. 이 워드선(WL)이 선택 레벨로 되면, 선택된 워드선(WL)에 접속된 메모리셀(MC)의 트랜지스터 (Qa)가 도통상태로 되어, 메모리셀(MC)의 커패시터(Cs)의 각각의 제 1 전극이 비트선 또는 비트선바의 전위 레벨과 같은 접지전위레벨로 된다.

상기 선택된 워드선에 접속된 메모리셀(MC)의 트랜지스터(Qd)도 도통하여, 커패시터(Cs)의 각각의 제 2 전극이 해당하는 칼럼선택 플레이트 구동선(CD)에 접속된다.

다음에, 플레이트 구동신호 발생회로(7)는 플레이트 구동 신호로서 주구동선(8)에 주구동신호(MDL)(고전압Vp1)를 출력한다. 칼럼 디코더(4)는 어드레스 디코드 신호(ADS₀,...,ADS_j,...)를 칼럼선택 플레이트 구동회로(6')에 출력한다. 칼럼선택 플레이트 구동회로(6')는 어드레스 디코드 신호(ADS₀,...,ADS_j,...)에 따라 적어도 하나의 칼럼선택 플레이트 구동선(CD)을 선택한다. 그후, 주구동신호(MDL)가 선택된 칼럼선택 플레이트 구동선(CD)에 공급된다.

예컨대, 어드레스 디코드 신호(ADS_j)만이 다른 것들과 달리 일정 전압 레벨로 되면, 칼럼선택 플레이트 구동 신호선(CD_j)만이 Vp1 레벨로 된다. 이로써 플레이트전극 PL(i,j) 만이 Vp1 레벨로 되고, 다른 플레이트전극은 고임피던스 상태로 된다.

이 결과, 전술한 실시예 1의 경우와 같이, 제 i행 및 제 j 열의 메모리셀(MC)의 기억정보만이 비트선(BL_j)에 독출되어 센스증폭된다. 상기 센스증폭된 정보는 외부로 독출된다. 독출 동작후, 어드레스 디코드 신호(ADj)가 여전히 선택 레벨에 있는 동안에, 주구동선(8)이 접지전위레벨로 복귀된다. 이로써 칼럼선택 플레이트 구동 신호선(CDj) 및 플레이트전극 PL(i,j)의 전위가 다시 접지전위레벨로 되어, 선택 상태에서 메모리셀에 정보가 다시 기입될 수 있다.

(실시예 3)

본 발명에 따른 실시예 3의 강유전체 기억 장치를 도 5를 참조하여 설명한다.

도 5는 실시예 3의 강유전체 기억 장치(300)의 회로도이다. 강유전체 기억 장치(300)는 복수의 메모리셀(MC), 복수의 워드선(WL₀,WL₁,...), 복수의 비트선(BL₀,BL₁,...), 복수의 비트선바(/BL₀,/BL₁,...), 및 칼럼선택 플레이트 구동회로(6'')를 포함한다.

실시예 3에서는, 제 a 내지 제 (a+j) 열을 하나의 유닛으로 간주한다. 예컨대, 비트선(BL₀-BL_j) 및 비트선바(/BL₀-/BL_j)가 하나의 유닛으로 간주되고, 비트선(BL_j+1-BL_2j+1) 및 비트선바(/BL_j+1-/BL_2j+1)이 하나의 유닛으로 간주된다.

어떤 행에서, 제 0 내지 제 (0+j) 행에 있는 메모리셀(MC)의 커패시터(Cs)의 제 1 전극들이 각 메모리셀(MC)의 트랜지스터(Qa)에 접속된다. 어떤 행에서는, 제0 내지 제 (0+j) 행에 있는 메모리셀(MC)의 커패시터(Cs)의 제 2 전극들이 소정 플레이트선을 통해 하나의 공통 트랜지스터(Qd)에 접속된다. 어떤 행에서는, 상기 트랜지스터(Qa,Qd)의 각 게이트전극이 워드선(WL)에 접속된다.

예컨대, 워드선(WL₀) 및 비트선(BL₀,-BL_j)에 접속된 복수의 메모리셀(MC)의 커패시터(Cs)의 제 2 전극들이 소정 플레이트선을 통해 트랜지스터(Qd₀)의 제 1 전극에 접속된다. 트랜지스터(Qd₀)의 게이트전극은 워드선(WL₀)에 접속된다.

워드선(WL₁) 및 비트선바(/BL₀,-/BL_j)에 접속된 복수의 메모리셀(MC)의 커패시터(Cs)의 제 2 전극들은 소정 플레이트선을 통해 트랜지스터(Qd₁)의 제 1 전극에 접속된다. 트랜지스터(Qd₁)의 게이트전극은 워드선(WL₁)에 접속된다.

워드선(WL_i) 및 비트선(BL₀,-BL_j)에 접속된 복수의 메모리셀(MC)의 커패시터(Cs)의 제 2 전극들이 소정 플레이트선을 통해 트랜지스터(Qd_i)의 제 1 전극에 접속된다. 트랜지스터(Qd_i)의 게이트전극은 워드선(WL_i)에 접속된다.

트랜지스터(Qd₀,...,Qd_i)의 제 2 전극은 공통 칼럼선택 플레이트 구동선(CD₀)에 접속된다. 여기서의 제 1 전극은 트랜지스터의 소스 및 드레인중 어느 하나이고, 제 2 전극은 소스 및 드레인중 다른 하나이다.

도 5에 도시되지 않았지만, 워드선(WL_i) 및 비트선(BL_j+1,-BL_2j+1) 또는 비트선바(/BL_j+1,-/BL_2j+1)에 접속된 복수의 메모리셀(MC)의 커패시터(Cs)의 제 2 전극들이대응하는 트랜지스터를 통해 공통 칼럼선택 플레이트 구동선(CD₁)에 접속된다.

칼럼선택 플레이트 구동회로(6'')는 주구동선(8), 플레이트 구동 신호를 주구동선(8)에 출력하는 플레이트 구동 신호 발생 회로(7), 및 복수의 MOS 트랜지스터(QC₀,...QC_j,...)를 포함한다.

복수의 MOS 트랜지스터(QC₀,...QC_j,...)의 게이트는 각각 칼럼 디코더(4)에 접속된 어드레스 디코드 신호선(AD₀,...,AD_j,...)에 접속된다.

복수의 MOS 트랜지스터(QC₀,...QC_j,...)의 제 1 전극들은 주구동선(8)에 공통 접속된다. 복수의 MOS 트랜지스터(QC₀,...QC_j,...)의 제 2 전극들은 칼럼선택 플레이트 구동선(CD₀)에 공통 접속된다. 여기에서의 제 1 전극은 트랜지스터의 소스 및 드레인중 하나이고, 제 2 전극은 소스 및 드레인중 다른 하나이다.

공통 칼럼선택 플레이트 구동선(CD₀)은 컬럼디코더(4)로부터의 어드레스디코드 신호출력에 응답하여 제 0 열에서 제 j 열까지의 어떤 열이 선택될 때 플레이트 구동신호 발생회로(7)의 출력을 전달하도록 구성된다. 이 실시예에서, 제 0 열에서 제 j 열까지의 어드레스 디코드 신호가 각각 트랜지스터(Qc₀,-Qc_j)의 게이트에 입력된다.

상기 구성에 의하면, 강유전체 기억 장치에 요구되는 트랜지스터(Qd)의 개수를 (1/(j+1))로 감소시킬 수 있다. 이로써 메모리셀(MC)의 면적을 작게 할 수 있기 때문에, 강유전체 기억 장치의 제조 비용을 절감할 수 있다.

따라서, 본 발명의 반도체 기억 장치에 의하면, 메모리셀의 플레이트가 행 방향 및 열방향으로 세분화된다. 이로써 반도체 기억 장치의 1회의 액세스 동작에 의해 복수의 메모리셀들중 하나의 메모리셀만을 선택하여 동작시킬 수 있다. 그 결과, 플레이트 구동 시간이 감축될 수 있고, 따라서 종래의 반도체 기억 장치에 비해, 메모리셀의 고속 동작이 가능해진다. 또한, 본 발명에 따른 반도체 기억 장치에서는, 전력 소비를 절감할 수 있다.

당업자들에 의해 본 발명의 정신과 범위를 벗어나지 않고 여러 가지 다른 변경을 용이하게 실시할 수 있을 것이다. 따라서, 첨부된 특허청구의 범위는 본 명세서에서 설명된 내용으로 제한되지 않고, 더 넓게 해석되어야 한다.

Claims

커패시터, 제 1 트랜지스터, 제 2 트랜지스터, 워드선, 비트선, 비트바선(bit bar line), 및 복수의 칼럼 선택 플레이트 구동선을 포함하는 반도체 기억 장치로서,

상기 커패시터는 제 1 전극, 제 1 전극과 대향하는 제 2 전극, 및 상기 제 1 및 제 2 전극 사이에 삽입된 강유전체막을 포함하고, 강유전체막의 분극 상태를 이용하여 2진 정보를 기억 및 보유하며,

상기 제 1 트랜지스터는 제 1 전극, 제 2 전극, 및 게이트전극을 포함하고, 상기 제 2 전극은 커패시터의 제 1 전극에 접속되고, 상기 제 1 전극은 상기 비트선 및 상기 비트바선중 하나에 접속되고, 상기 게이트전극은 상기 워드선에 접속되 며,

상기 제 2 트랜지스터는 제 1 전극, 제 2 전극, 및 게이트전극을 포함하고, 상기 제 1 전극은 커패시터의 제 2 전극에 접속되고, 상기 제 2 전극은 상기 복수의 컬럼 선택 플레이트 구동선중 하나에 접속되고, 상기 게이트전극은 상기 워드선에 접속되는 반도체 기억 장치.
제 1 항에 있어서, 칼럼 어드레스 디코드 신호에 따라 상기 복수의 칼럼선택 플레이트 구동선중 하나를 선택하는 칼럼선택 플레이트 구동 회로를 더 포함하는 반도체 기억 장치.
제 3 항에 있어서, 상기 칼럼선택 플레이트 구동 회로는 주구동선, 플레이트 구동 신호를 주구동선에 공급하는 플레이트 구동 신호 발생 회로, 및 복수의 MOS 트랜지스터를 포함하고,

상기 복수의 MOS 트랜지스터의 게이트들이 복수의 어드레스 디코드 신호선들에 각각 접속되며,

상기 복수의 MOS 트랜지스터의 제 1 전극이 주구동선에 접속되며,

상기 복수의 MOS 트랜지스터의 제 2 전극이 상기 복수의 칼럼선택 플레이트 구동선에 각각 접속되는 반도체 기억 장치.
행 및 열방향으로 배열된 복수의 메모리셀, 행방향으로 연장하는 복수의 워드선, 열방향으로 연장하는 복수의 비트선, 열방향으로 연장하는 복수의 비트선바, 열방향으로 연장하는 복수의 칼럼선택 플레이트 구동선, 및 복수의 제 2 트랜지스터를 포함하는 반도체 기억 장치로서,

상기 복수의 메모리셀들이 각각 커패시터 및 제 1 트랜지스터를 포함하고,

상기 커패시터가 제 1 전극, 제 1 전극과 대향하는 제 2 전극, 및 제 1 및제 2 전극 사이에 삽입된 강유전체막을 포함하고, 강유전체막의 분극 상태를 이용하는 2진 정보를 기억 및 보유하며,

상기 제 1 트랜지스터는 제 1 전극, 제 2 전극, 및 게이트전극을 포함하며,

상기 복수의 제 2 트랜지스터들 각각은 제 1 전극, 제 2 전극, 및 게이트전극을 포함하며,

상기 제 1 트랜지스터의 제 1 전극은 상기 복수의 비트선 및 복수의 비트선바중 하나에 접속되며,

상기 제 1 트랜지스터의 제 2 전극은 커패시터의 제 1 전극에 접속되며,

상기 복수의 메모리셀들은 복수의 그룹들로 분류되며,

제 1 행의 그룹의 복수의 메모리셀의 커패시터들의 제 2 전극은 플레이트선을 통해 상기 복수의 제 2 트랜지스터들중 하나의 제 1 전극에 접속되며,

상기 제 1 행의 복수의 제 2 트랜지스터들중 하나의 제 2 전극은 상기 복수의 칼럼선택 플레이트 구동선들중 하나에 접속되며,

상기 제 1 행의 복수의 제 2 트랜지스터들중 하나의 게이트전극은 상기 복수의 워드선들중 하나에 접속되며,

상기 제 1 행의 제 1 트랜지스터의 게이트전극은 상기 제 1 행의 제 2 트랜지스터가 접속되어 있는 워드선에 접속되며,

제 2 행의 그룹의 복수의 메모리셀의 커패시터의 제 2 전극들은 플레이트선을 통해 상기 복수의 제 2 트랜지스터들중 하나의 제 1 전극에 접속되며,

상기 제 2 행의 복수의 제 2 트랜지스터들중 하나의 제 2 전극은 상기 복수의 칼럼선택 플레이트 구동선들중 하나에 접속되며,

상기 제 2 행의 복수의 제 2 트랜지스터들중 하나의 게이트전극은 상기 복수의 워드선들중 하나에 접속되며,

상기 제 2 행의 제 1 트랜지스터의 게이트전극은 상기 제 2 행의 제 2 트랜지스터가 접속되어 있는 워드선에 접속되는 반도체 기억 장치.
커패시터, 제 1 트랜지스터, 제 2 트랜지스터, 워드선, 비트선, 비트바선, 및 복수의 칼럼 선택 플레이트 구동선을 포함하고, 상기 커패시터는 제 1 전극, 제 1 전극과 대향하는 제 2 전극, 및 상기 제 1 및 제 2 전극 사이에 삽입된 강유전체막을 포함하고 강유전체막의 분극 상태를 이용하여 2진 정보를 기억 및 보유하며, 상기 제 1 트랜지스터는 제 1 전극, 제 2 전극, 및 게이트전극을 포함하고, 상기 제 2 전극은 커패시터의 제 1 전극에 접속되고, 상기 제 1 전극은 상기 비트선 및 상기 비트바선중 하나에 접속되고, 상기 게이트전극은 상기 워드선에 접속되고, 상기 제 2 트랜지스터는 제 1 전극, 제 2 전극, 및 게이트전극을 포함하고, 상기 제 1 전극은 커패시터의 제 2 전극에 접속되고, 상기 제 2 전극은 상기 복수의 컬럼 선택 플레이트 구동선중 하나에 접속되고, 상기 게이트전극은 상기 워드선에 접속되는 반도체 기억 장치의 구동방법으로서, 상기 방법은,

상기 워드선을 선택된 전압 레벨로 상승시켜, 제 1 및 제 2 트랜지스터가 ON되어, 상기 커패시터의 제 1 전극이 상기 비트선 및 상기 비트바선중 하나의 전위 레벨에 접속되도록 하고, 또한 상기 커패시터의 제 2 전극이 상기 복수의 컬럼 선택 플레이트 구동선중 하나의 전위 레벨에 접속되도록 하는 단계;

상기 각각의 컬럼 선택 플레이트 구동선의 전압 레벨을 제 1 레벨에서 제 2 레벨로 상승시키는 단계;

상기 커패시터를 액세스하는 단계; 및

상기 단계 후, 각각의 컬럼 선택 플레이트 구동선의 전압 레벨을 상기 제 2 레벨에서 제 1 레벨로 하강시키는 단계를 포함하는, 반도체 기억 장치의 구동방법.
복수의 유닛을 갖는 반도체 기억 장치에 있어서, 상기 유닛은,

개별적인 메모리셀이 i번째 행 및 j번째 열에 위치되도록 i행 및 j열로 배열된 복수(ij)의 메모리셀,

상기 행 방향으로 연장되는 복수(i)의 워드선,

상기 열 방향으로 연장되는 복수(j)의 비트선,

상기 열 방향으로 연장되는 복수(j)의 비트바선,

상기 열 방향으로 연장되는 유닛을 위한 컬럼 선택 플레이트 구동선, 및

복수(i)의 제 2 트랜지스터를 포함하고,

상기 복수의 각 메모리셀은 커패시터 및 제 1 트랜지스터를 포함하고,

상기 커패시터는 제 1 전극, 제 1 전극과 대향하는 제 2 전극, 및 상기 제 1 및 제 2 전극 사이에 삽입된 강유전체막을 포함하고 상기 강유전체막의 분극 상태를 이용하여 2진 정보를 기억 및 보유하며,

상기 제 1 트랜지스터는 제 1 전극, 제 2 전극, 및 게이트전극을 포함하고, 상기 복수의 제 2 트랜지스터의 각각은 제 1 전극, 제 2 전극, 및 게이트전극을 포함하고,

m 및 n의 발생마다, m은 1 내지 i의 정수를 포함하고, n은 1 내지 j의 정수를 포함하며,

행 i-m 및 열 j-n에 있는 메모리셀의 제 1 트랜지스터의 제 1 전극은 비트선 j-n 및 비트바선 j-n 중 하나에 접속되고,

행 i-m 및 열 j-n에 있는 메모리셀의 제 1 트랜지스터의 제 2 전극은 제 2 트랜지스터 i-m의 제 1 전극에 접속되고,

행 i-m에 있는 메모리셀의 각 커패시터의 제 2 전극은 제 2 트랜지스터 i-m의 제 1 전극에 접속되고,

행 i-m에 있는 제 2 트랜지스터 i-m의 제 2 전극은 상기 컬럼 선택 플레이트 구동선에 접속되고,

행 i-m에 있는 메모리셀의 제 2 트랜지스터 i-m의 게이트 전극은 워드선 i-m에 접속되며,

행 i-m에 있는 메모리셀의 각 제 1 트랜지스터의 게이트 전극은 워드선 i-m에 접속되는, 반도체 기억 장치.