JPH0376126A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0376126A JPH0376126A JP21134489A JP21134489A JPH0376126A JP H0376126 A JPH0376126 A JP H0376126A JP 21134489 A JP21134489 A JP 21134489A JP 21134489 A JP21134489 A JP 21134489A JP H0376126 A JPH0376126 A JP H0376126A
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- gate electrode
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000004519 manufacturing process Methods 0.000 title abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000012535 impurity Substances 0.000 claims abstract description 17
- 239000000463 material Substances 0.000 claims abstract description 8
- 238000009792 diffusion process Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 4
- 238000000151 deposition Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 abstract description 9
- 238000002513 implantation Methods 0.000 abstract description 5
- 238000005229 chemical vapour deposition Methods 0.000 abstract 1
- 239000000969 carrier Substances 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特にＬＤＤ構造
を有するトランジスタの製造方法に関する。
を有するトランジスタの製造方法に関する。
従来、この種のトランジスタの製造方法は、「特開昭６
０−１８３７７１、特開昭６１−１２４１７７及びアイ
・イー・デー・エム（Ｔ ＥＤＭ）８５．第２４６〜２
４９頁」に開示されるものがある。
０−１８３７７１、特開昭６１−１２４１７７及びアイ
・イー・デー・エム（Ｔ ＥＤＭ）８５．第２４６〜２
４９頁」に開示されるものがある。
以下、上記トランジスタについて、第２図を参照して述
べる。尚、第２図はトランジスタの断面図を示す。
べる。尚、第２図はトランジスタの断面図を示す。
図面において、２１は半導体基板である。この基板２１
の能動領域所定部上には、ゲート酸化膜２２及びゲート
電極２３が順次積層形成されて層り、上記ゲート電極２
３の側壁には、サイドウオール２４が形成されている。
の能動領域所定部上には、ゲート酸化膜２２及びゲート
電極２３が順次積層形成されて層り、上記ゲート電極２
３の側壁には、サイドウオール２４が形成されている。
又、基板２１表面部のゲート電極２３の両側方には、ロ
ー層２５が、ゲート電極２３をマスクとする不純物のイ
オン注入により浅く形成されると共に、このｎ−層２５
の外側に接するｎ”Ｊｉ ２６が、ゲート電極２３及び
サイドウオール２４をマスクとする不純物のイオン注入
により深く形成されている。更に、電流経路を深くしホ
ットキャリア耐性を高める目的で、インプランテーショ
ン技術を用い、基板２１の深い領域にｎ−層２５の下側
と接する埋め込みｎ−層２７が形成されている。これに
より、ホットキャリアをゲート酸化１１＊２２より離れ
た基板２１内部で発生するようにし、ホットキャリアに
よるトランジスタへの影響を少なくしていた。
ー層２５が、ゲート電極２３をマスクとする不純物のイ
オン注入により浅く形成されると共に、このｎ−層２５
の外側に接するｎ”Ｊｉ ２６が、ゲート電極２３及び
サイドウオール２４をマスクとする不純物のイオン注入
により深く形成されている。更に、電流経路を深くしホ
ットキャリア耐性を高める目的で、インプランテーショ
ン技術を用い、基板２１の深い領域にｎ−層２５の下側
と接する埋め込みｎ−層２７が形成されている。これに
より、ホットキャリアをゲート酸化１１＊２２より離れ
た基板２１内部で発生するようにし、ホットキャリアに
よるトランジスタへの影響を少なくしていた。
然し乍ら、上述した従来トランジスタにおいては、埋め
込みｎ−層２７の形成のためにインプランチーシラン工
程が必要となり、工数が増加する他、ｎ−層２５と埋め
込みｎ−層２７とが、重なり、ｎ−層２５．２７が高濃
度となるため、横方向拡散が大きくなり、短チヤネル効
果が起こり易くなるという問題点があった。
込みｎ−層２７の形成のためにインプランチーシラン工
程が必要となり、工数が増加する他、ｎ−層２５と埋め
込みｎ−層２７とが、重なり、ｎ−層２５．２７が高濃
度となるため、横方向拡散が大きくなり、短チヤネル効
果が起こり易くなるという問題点があった。
本発明の目的は、上述の問題点に鑑み、工数の増加がな
く、短チヤネル効果に有利で且つホ７）キャリア耐性の
高いＬＤＤ構造を有する半導体装置の製造方法を提供す
るものである。
く、短チヤネル効果に有利で且つホ７）キャリア耐性の
高いＬＤＤ構造を有する半導体装置の製造方法を提供す
るものである。
本発明は上述した目的を連成するため、半導体基板の能
動領域所定部上に、ゲート酸化膜及びゲート電極を順次
形成する工程と、上記ゲート電極をマスクとして不純物
をイオン注入し、上記基板表面部の上記ゲート電極両側
方に第１不純物拡散層を形成する工程と、上記基板上全
面に、サイドウオール材料層を堆積した後、上記サイド
ウオール材料層を異方性エツチングして、上記ゲート電
極の側面にサイドウオールを形成すると同時に、上記基
板表面も工７チング除去し、上記サイドウオール両側方
に凹所を形成する工程と、しかる後、上記ゲート電極及
び上記サイドウオールをマスクとして、不純物をイオン
注入して、上記基板の上記凹所に第２不純物拡散層を形
成する工程とを含むものである。
動領域所定部上に、ゲート酸化膜及びゲート電極を順次
形成する工程と、上記ゲート電極をマスクとして不純物
をイオン注入し、上記基板表面部の上記ゲート電極両側
方に第１不純物拡散層を形成する工程と、上記基板上全
面に、サイドウオール材料層を堆積した後、上記サイド
ウオール材料層を異方性エツチングして、上記ゲート電
極の側面にサイドウオールを形成すると同時に、上記基
板表面も工７チング除去し、上記サイドウオール両側方
に凹所を形成する工程と、しかる後、上記ゲート電極及
び上記サイドウオールをマスクとして、不純物をイオン
注入して、上記基板の上記凹所に第２不純物拡散層を形
成する工程とを含むものである。
本発明においては、第２不純物拡散層は基板の凹所、即
ち基板深くに形成されることになるので、電流経路がゲ
ート絶縁膜界面より基板内部に移動する。よって、ホッ
トキャリアの発生位置がゲート絶縁膜より遠くに離れる
ため、ホントキャリアはゲート絶縁膜にトラップされ難
くなる。従って、ホットキャリアによるトランジスタへ
の影響が抑えられる。又、この場合、第１不純物拡散層
の横方向拡散は生じないので、短チヤネル効果にも有利
である。更に、上記凹所の形成はサイドウオール形成と
同時に行なわれるので、工数の増加はない。
ち基板深くに形成されることになるので、電流経路がゲ
ート絶縁膜界面より基板内部に移動する。よって、ホッ
トキャリアの発生位置がゲート絶縁膜より遠くに離れる
ため、ホントキャリアはゲート絶縁膜にトラップされ難
くなる。従って、ホットキャリアによるトランジスタへ
の影響が抑えられる。又、この場合、第１不純物拡散層
の横方向拡散は生じないので、短チヤネル効果にも有利
である。更に、上記凹所の形成はサイドウオール形成と
同時に行なわれるので、工数の増加はない。
本発明方法に係わる一実施例を第１図に基づいて説明す
る。尚、第１図はトランジスタの断ＷＪ図を示す。
る。尚、第１図はトランジスタの断ＷＪ図を示す。
先ず、半導体基板１１の能動領域所定部上に、熱酸化に
よりゲート酸化膜１２を形成した後、このゲート酸化膜
１２上に図示略すゲート電極材料層を堆積する。その後
、ホトリソ・エツチング技術ニよりパターニングを行な
い、ゲート電極１３を形成する。次に、上記ゲート電極
１３をマスクとするインプランテーション技術により基
板１１表面部のゲート電極１３両側方に浅いｎ−層Ｉ４
を形成する。続いて、全面に、図示略すサイドウオール
材料層をＣＶＤ法により堆積した後、これを全面エッチ
バンクしてゲート電極１３の側壁にサイドウオール１５
を形成する。このとき、サイドウオール材料層と共に、
基板１１表面も同時にエツチングして、０．０５〜０．
３−深さの凹所１６をサイドウオール１５の両側方に形
成する。しかる後、ゲート電極１２及びサイドウオール
１５をマスクとするインプランテーション技術を用いて
、基板１１の凹所１６にｎ”Ｊｉ１７を形成し、ＬＤＤ
構造を有するトランジスタを完成する（第１図）〔発明
の効果〕 以上説明したように本発明によれば、第２不純物拡散層
が基板の凹所に形成されるので、第２不純物拡散層はゲ
ート絶縁膜より離れて位置することになる。従って、電
流経路がゲート絶縁膜界面より基板内部に移動するため
、ホットキャリアによるトランジスタへの影響が抑制で
きる。又、この場合、第１不純物拡散層の横方向拡散は
大きくなることはないので、短チヤネル効果にも有利で
ある。更に、上記凹所はサイドウオール形成と同時に形
成されるので、工数の増加を防ぐことができる等の効果
により上述したｔＩ！題を解決し得る。
よりゲート酸化膜１２を形成した後、このゲート酸化膜
１２上に図示略すゲート電極材料層を堆積する。その後
、ホトリソ・エツチング技術ニよりパターニングを行な
い、ゲート電極１３を形成する。次に、上記ゲート電極
１３をマスクとするインプランテーション技術により基
板１１表面部のゲート電極１３両側方に浅いｎ−層Ｉ４
を形成する。続いて、全面に、図示略すサイドウオール
材料層をＣＶＤ法により堆積した後、これを全面エッチ
バンクしてゲート電極１３の側壁にサイドウオール１５
を形成する。このとき、サイドウオール材料層と共に、
基板１１表面も同時にエツチングして、０．０５〜０．
３−深さの凹所１６をサイドウオール１５の両側方に形
成する。しかる後、ゲート電極１２及びサイドウオール
１５をマスクとするインプランテーション技術を用いて
、基板１１の凹所１６にｎ”Ｊｉ１７を形成し、ＬＤＤ
構造を有するトランジスタを完成する（第１図）〔発明
の効果〕 以上説明したように本発明によれば、第２不純物拡散層
が基板の凹所に形成されるので、第２不純物拡散層はゲ
ート絶縁膜より離れて位置することになる。従って、電
流経路がゲート絶縁膜界面より基板内部に移動するため
、ホットキャリアによるトランジスタへの影響が抑制で
きる。又、この場合、第１不純物拡散層の横方向拡散は
大きくなることはないので、短チヤネル効果にも有利で
ある。更に、上記凹所はサイドウオール形成と同時に形
成されるので、工数の増加を防ぐことができる等の効果
により上述したｔＩ！題を解決し得る。
第１図は本発明方法に係わる半導体装置の断面図、第２
図は従来装置の断面図である。 １１・・・半導体基板、１２・・・ゲート酸化膜、１３
・・・ゲート電極、１４・・・ｎ−層、１５・・・サイ
ドウオール、１６・・・凹所、１７・・・ｎ“層。 梢仁来トのンンヌタｎＫケ産’ｔｌＤ 第２図
図は従来装置の断面図である。 １１・・・半導体基板、１２・・・ゲート酸化膜、１３
・・・ゲート電極、１４・・・ｎ−層、１５・・・サイ
ドウオール、１６・・・凹所、１７・・・ｎ“層。 梢仁来トのンンヌタｎＫケ産’ｔｌＤ 第２図
Claims (1)
- 【特許請求の範囲】 半導体基板の能動領域所定部上に、ゲート絶縁膜及びゲ
ート電極を順次形成する工程と、 上記ゲート電極をマスクとして不純物をイオン注入し、
上記基板表面部の上記ゲート電極両側方に第１不純物拡
散層を形成する工程と、 上記基板上全面に、サイドウォール材料層を堆積した後
、上記サイドウォール材料層を異方性エッチングして、
上記ゲート電極の側面にサイドウォールを形成すると同
時に、上記基板表面もエッチング除去し、上記サイドウ
ォール両側方に凹所を形成する工程と、 しかる後、上記ゲート電極及び上記サイドウォールをマ
スクとして、不純物をイオン注入して、上記基板の上記
凹所に第２不純物拡散層を形成する工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1211344A JP2765976B2 (ja) | 1989-08-18 | 1989-08-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1211344A JP2765976B2 (ja) | 1989-08-18 | 1989-08-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0376126A true JPH0376126A (ja) | 1991-04-02 |
| JP2765976B2 JP2765976B2 (ja) | 1998-06-18 |
Family
ID=16604413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1211344A Expired - Fee Related JP2765976B2 (ja) | 1989-08-18 | 1989-08-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2765976B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5407848A (en) * | 1993-05-13 | 1995-04-18 | Hyundai Electronics Industries Co., Ltd. | Method for forming a gate electrode having a polycide structure |
| US5956590A (en) * | 1995-05-25 | 1999-09-21 | United Microelectronics Corp. | Process of forming a field effect transistor without spacer mask edge defects |
| US6995414B2 (en) | 2001-11-16 | 2006-02-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US8739649B2 (en) | 2011-08-08 | 2014-06-03 | Kabushiki Kaisha Tokai Rika Denki Seisakusho | Operation unit |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5830161A (ja) * | 1981-08-17 | 1983-02-22 | Toshiba Corp | Ｍｉｓ型半導体装置の製造方法 |
| JPS6390853A (ja) * | 1986-10-06 | 1988-04-21 | Hitachi Ltd | 半導体装置 |
-
1989
- 1989-08-18 JP JP1211344A patent/JP2765976B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5830161A (ja) * | 1981-08-17 | 1983-02-22 | Toshiba Corp | Ｍｉｓ型半導体装置の製造方法 |
| JPS6390853A (ja) * | 1986-10-06 | 1988-04-21 | Hitachi Ltd | 半導体装置 |
Cited By (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5407848A (en) * | 1993-05-13 | 1995-04-18 | Hyundai Electronics Industries Co., Ltd. | Method for forming a gate electrode having a polycide structure |
| US5956590A (en) * | 1995-05-25 | 1999-09-21 | United Microelectronics Corp. | Process of forming a field effect transistor without spacer mask edge defects |
| US6995414B2 (en) | 2001-11-16 | 2006-02-07 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US7115930B2 (en) | 2001-11-16 | 2006-10-03 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US7135729B2 (en) | 2001-11-16 | 2006-11-14 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US7442978B2 (en) | 2001-11-16 | 2008-10-28 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US7446364B2 (en) | 2001-11-16 | 2008-11-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US7812386B2 (en) | 2001-11-16 | 2010-10-12 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US8017467B2 (en) | 2001-11-16 | 2011-09-13 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US8202774B2 (en) | 2001-11-16 | 2012-06-19 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US8324674B2 (en) | 2001-11-16 | 2012-12-04 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US8541827B2 (en) | 2001-11-16 | 2013-09-24 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US8647940B2 (en) | 2001-11-16 | 2014-02-11 | Kabushiki Kaisha Toshiba | Semiconductor memory device including multi-layer gate structure |
| US8739649B2 (en) | 2011-08-08 | 2014-06-03 | Kabushiki Kaisha Tokai Rika Denki Seisakusho | Operation unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2765976B2 (ja) | 1998-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |