JP2621607B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2621607B2 JP2621607B2 JP2196634A JP19663490A JP2621607B2 JP 2621607 B2 JP2621607 B2 JP 2621607B2 JP 2196634 A JP2196634 A JP 2196634A JP 19663490 A JP19663490 A JP 19663490A JP 2621607 B2 JP2621607 B2 JP 2621607B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor device
- forming
- semiconductor substrate
- gate electrode
- oxidation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 31
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000000034 method Methods 0.000 title claims description 4
- 239000000758 substrate Substances 0.000 claims description 13
- 230000003647 oxidation Effects 0.000 claims description 7
- 238000007254 oxidation reaction Methods 0.000 claims description 7
- 239000011347 resin Substances 0.000 claims description 3
- 229920005989 resin Polymers 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は高性能かつ高集積化が可能な半導体装置及び
その製造方法に関するものである。
その製造方法に関するものである。
従来の技術 従来、半導体装置例えばMOS型半導体装置は第２図に
示すように一導電型半導体基板21上にゲート酸化膜22を
形成したのち、多結晶膜からなるゲート電極パターン23
を形成し、前記ゲート電極パターン23をマスクとして反
対導電型不純物を形成してソース24・ドレイン25を形成
しMOS型半導体装置を形成していた。
示すように一導電型半導体基板21上にゲート酸化膜22を
形成したのち、多結晶膜からなるゲート電極パターン23
を形成し、前記ゲート電極パターン23をマスクとして反
対導電型不純物を形成してソース24・ドレイン25を形成
しMOS型半導体装置を形成していた。
発明が解決しようとする課題 上記従来法では半導体基板上にゲート酸化膜22を形成
しその上にゲート電極23を形成していたため表面の凹凸
が激しく前記半導体装置上に形成した金属配線層が断線
しやすいという欠点があった。
しその上にゲート電極23を形成していたため表面の凹凸
が激しく前記半導体装置上に形成した金属配線層が断線
しやすいという欠点があった。
本発明は、上述の問題点に鑑みてなされたもので、半
導体装置の表面が平滑で配線層が形成しやすい半導体装
置及びその製造方法を提供することを目的とする。
導体装置の表面が平滑で配線層が形成しやすい半導体装
置及びその製造方法を提供することを目的とする。
課題を解決するための手段 本発明は上述の問題点を解決するため、MOS型半導体
装置のソース・チャネルおよびドレイン領域を半導体表
面の凸部に形成し、凹部側壁にゲート絶縁膜を形成して
ソース・チャネル及びドレイン形成領域とゲート電極表
面の高さを同じにした構成を備えたものである。
装置のソース・チャネルおよびドレイン領域を半導体表
面の凸部に形成し、凹部側壁にゲート絶縁膜を形成して
ソース・チャネル及びドレイン形成領域とゲート電極表
面の高さを同じにした構成を備えたものである。
作用 本発明は上述の構成によって、半導体素子形成後の表
面の高さを同じにすることが出来るため、その上に形成
する金属配線層の断線がしにくく、かつ縦方向に積層し
やすい半導体装置を得ることができる。
面の高さを同じにすることが出来るため、その上に形成
する金属配線層の断線がしにくく、かつ縦方向に積層し
やすい半導体装置を得ることができる。
実施例 第１図は本発明の一実施例における半導体装置の製造
工程断面図である。本発明の一実施例を第１図に基づい
て説明する。
工程断面図である。本発明の一実施例を第１図に基づい
て説明する。
第１図（Ａ）では、一導電型半導体基板、例えばシリ
コン基板１上にSi3N4からなる耐酸化膜２を形成する。
その後、開口部３を形成し前記半導体基板１を露出した
後前記半導体基板１をエッチングして凹部を形成する。
次に前記凹部上に熱酸化法によりシリコン酸化膜などの
ゲート絶縁膜４を形成する。
コン基板１上にSi3N4からなる耐酸化膜２を形成する。
その後、開口部３を形成し前記半導体基板１を露出した
後前記半導体基板１をエッチングして凹部を形成する。
次に前記凹部上に熱酸化法によりシリコン酸化膜などの
ゲート絶縁膜４を形成する。
次に第１図（Ｂ）では、全面に高濃度不純物を有する
多結晶珪素膜を形成した後、前記ゲート酸化膜４上にの
み前記多結晶珪素膜を形成してゲート電極５とする。こ
のゲート電極５により前記凹部を埋め込む。
多結晶珪素膜を形成した後、前記ゲート酸化膜４上にの
み前記多結晶珪素膜を形成してゲート電極５とする。こ
のゲート電極５により前記凹部を埋め込む。
次に第１図（Ｃ）では、感光性樹脂膜パターン６を前
記多結晶珪素膜パターン５と直交方向に形成したのち前
記耐酸化膜２をエッチングし前記半導体基板１を露出
し、イオン注入によりソース７・ドレイン領域８を形成
する。ゲート電極５の導電型と異なる導電型を有するソ
ース７・ドレイン領域８を形成する場合は、ゲート電極
５の高抵抗化を抑制するため、イオン注入時にゲート電
極５上もまたマスクで覆われていることが望ましい。
記多結晶珪素膜パターン５と直交方向に形成したのち前
記耐酸化膜２をエッチングし前記半導体基板１を露出
し、イオン注入によりソース７・ドレイン領域８を形成
する。ゲート電極５の導電型と異なる導電型を有するソ
ース７・ドレイン領域８を形成する場合は、ゲート電極
５の高抵抗化を抑制するため、イオン注入時にゲート電
極５上もまたマスクで覆われていることが望ましい。
次に第１図（Ｄ）では、前記感光性樹脂膜６を除去し
た後、全面に絶縁膜９を形成し、ソース・ドレイン及び
ゲート電極に開口部を形成し、配線層10,11,12を形成し
てMOS型半導体装置を形成する。
た後、全面に絶縁膜９を形成し、ソース・ドレイン及び
ゲート電極に開口部を形成し、配線層10,11,12を形成し
てMOS型半導体装置を形成する。
発明の効果 以上の説明から明らかなように、本発明は、凸部の半
導体基板上にソース・チャネル及びドレイン領域を形成
し、凹部にゲート電極を形成するため、配線層形成前の
半導体表面が平滑であり容易に配線層を形成することが
できる。また容易に半導体装置を積層構造に形成するこ
とが出来るため、高密度の半導体装置を形成することが
出来るという効果を有する。
導体基板上にソース・チャネル及びドレイン領域を形成
し、凹部にゲート電極を形成するため、配線層形成前の
半導体表面が平滑であり容易に配線層を形成することが
できる。また容易に半導体装置を積層構造に形成するこ
とが出来るため、高密度の半導体装置を形成することが
出来るという効果を有する。
第１図は本発明の一実施例における半導体装置の製造工
程断面図、第２図は従来における半導体装置の構造断面
図である。 １……一導電型半導体基板、４……ゲート酸化膜、５…
…ゲート電極、7,8……ソース・ドレイン。
程断面図、第２図は従来における半導体装置の構造断面
図である。 １……一導電型半導体基板、４……ゲート酸化膜、５…
…ゲート電極、7,8……ソース・ドレイン。
Claims (1)
- 【請求項１】一導電型半導体基板上に耐酸化膜を形成
し、選択的に開口部を形成して前記半導体基板を露出さ
せる工程と、露出された前記半導体基板をエッチングし
て凹部を形成する工程と、前記凹部に熱酸化法によりゲ
ート酸化膜を形成する工程と、前記ゲート酸化膜上にゲ
ート電極を形成して前記凹部を埋め込む工程と、前記耐
酸化膜上に前記ゲート電極と直交する方向に感光性樹脂
膜パターンを形成して前記耐酸化膜をエッチングする工
程と、前記半導体基板にソース・ドレイン領域を形成す
る工程とを備えた半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196634A JP2621607B2 (ja) | 1990-07-24 | 1990-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2196634A JP2621607B2 (ja) | 1990-07-24 | 1990-07-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0482271A JPH0482271A (ja) | 1992-03-16 |
| JP2621607B2 true JP2621607B2 (ja) | 1997-06-18 |
Family
ID=16361029
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2196634A Expired - Fee Related JP2621607B2 (ja) | 1990-07-24 | 1990-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2621607B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI287856B (en) * | 2004-03-12 | 2007-10-01 | Imec Inter Uni Micro Electr | Method of manufacturing a semiconductor device and semiconductor device obtainable with such a method |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6329572A (ja) * | 1986-07-23 | 1988-02-08 | Hitachi Ltd | 半導体集積回路装置 |
| JPH01194437A (ja) * | 1988-01-29 | 1989-08-04 | Mitsubishi Electric Corp | 半導体装置 |
| JPH02114670A (ja) * | 1988-10-25 | 1990-04-26 | Seiko Epson Corp | 電界効果トランジスタ |
-
1990
- 1990-07-24 JP JP2196634A patent/JP2621607B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0482271A (ja) | 1992-03-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3229665B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JPS6318673A (ja) | 半導体装置の製法 | |
| JP2780162B2 (ja) | 半導体デバイスの製造方法 | |
| JPH038343A (ja) | バイポーラトランジスタとその製造方法 | |
| JPH03101147A (ja) | 半導体装置の製造方法 | |
| JP3022714B2 (ja) | 半導体装置およびその製造方法 | |
| JP2621607B2 (ja) | 半導体装置の製造方法 | |
| JP2604487B2 (ja) | 半導体装置およびその製造方法 | |
| JP3190144B2 (ja) | 半導体集積回路の製造方法 | |
| JPS61225851A (ja) | 半導体装置及びその製造方法 | |
| JPH0376126A (ja) | 半導体装置の製造方法 | |
| JP2855981B2 (ja) | 半導体装置の製造方法 | |
| JP2709200B2 (ja) | 半導体装置の製造方法 | |
| JPS60244036A (ja) | 半導体装置とその製造方法 | |
| JPH06196707A (ja) | 縦型絶縁ゲート型トランジスタの製法 | |
| JPS6142169A (ja) | 半導体装置の製造方法 | |
| JPH05343515A (ja) | 半導体装置及びその製造方法 | |
| JPH05259446A (ja) | 半導体装置の製造方法 | |
| JPH08255901A (ja) | 縦型ｍｏｓｆｅｔの製造方法 | |
| JPS6143865B2 (ja) | ||
| KR970013108A (ko) | 수평형 바이폴라 트랜지스터의 제조 방법 | |
| JPS63197332A (ja) | 半導体装置の製造方法 | |
| JPH04102356A (ja) | 半導体集積回路及びその製造方法 | |
| JPS5969946A (ja) | 半導体集積回路及びその製造方法 | |
| JPS5917282A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |