JPH03291936A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03291936A JPH03291936A JP9425690A JP9425690A JPH03291936A JP H03291936 A JPH03291936 A JP H03291936A JP 9425690 A JP9425690 A JP 9425690A JP 9425690 A JP9425690 A JP 9425690A JP H03291936 A JPH03291936 A JP H03291936A
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- etching
- insulating layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明は、半導体装置の製造方法に関し、特に、半導体
装置内の多層配線の形成方法に関するものである。
装置内の多層配線の形成方法に関するものである。
半導体装置が高集積化されるにつれ、パターンの微細化
とともに、配線技術の改善が重要となってきた。この配
線の微細化に対応する技術として多層配線技術があり、
現在数多くの半導体装置にこの技術が採用されている。
とともに、配線技術の改善が重要となってきた。この配
線の微細化に対応する技術として多層配線技術があり、
現在数多くの半導体装置にこの技術が採用されている。
第２図は、従来の半導体装置における多層配線の製造方
法を示す工程断面図である。図において、１はシリコン
基板、２は酸化膜、３は第１のアルミニウム配線、４は
レジスト、５は酸化膜、６はレジスト、７は第２のアル
ミニウム配線である。
法を示す工程断面図である。図において、１はシリコン
基板、２は酸化膜、３は第１のアルミニウム配線、４は
レジスト、５は酸化膜、６はレジスト、７は第２のアル
ミニウム配線である。
次に製造方法について説明する。
まず、半導体基板１あるいは半導体基板上に形成された
半導体素子等の上に酸化膜２を形成した後、酸化膜２上
にアルミニウム膜を形成し、フォトリソグラフィー技術
によりレジスト４を形成し、レジスト４をマスクにアル
ミニウム膜を選択的に除去し、第１のアルミニウム配線
３を形成する（第２図（ａ））。
半導体素子等の上に酸化膜２を形成した後、酸化膜２上
にアルミニウム膜を形成し、フォトリソグラフィー技術
によりレジスト４を形成し、レジスト４をマスクにアル
ミニウム膜を選択的に除去し、第１のアルミニウム配線
３を形成する（第２図（ａ））。
次に、酸化膜２及びアルミニウム配線３を被覆するよう
にＣＶＤ法などにより酸化膜５を堆積する（第２図（ｂ
））。
にＣＶＤ法などにより酸化膜５を堆積する（第２図（ｂ
））。
次に、フォトリソグラフィー技術によりレジスト６を形
成し、等方性の湿式エツチング法を用いて酸化膜５の上
部をエツチングする。等方性エッチの為、レジスト６下
の酸化膜の一部も除去され、第２図（Ｃ）に示すような
形状となる。
成し、等方性の湿式エツチング法を用いて酸化膜５の上
部をエツチングする。等方性エッチの為、レジスト６下
の酸化膜の一部も除去され、第２図（Ｃ）に示すような
形状となる。
次に、レジスト６をマスクに反応性イオンエツチング法
を用い、酸化膜５をエツチングし、接続孔８を形成する
（第２図＠）。
を用い、酸化膜５をエツチングし、接続孔８を形成する
（第２図＠）。
次にレジスト６を除去し、第２のアルミニウム配線７を
第１アルミニウム配線３を形成したときと同じ方法で形
成し、第２図（ｅ）に示す構造を得る。
第１アルミニウム配線３を形成したときと同じ方法で形
成し、第２図（ｅ）に示す構造を得る。
以上のようにして、半導体装置における多層配線が形成
される。
される。
しかしながら、従来の半導体装置における多層配線は以
上のような工程で形成されるので、第２図（ロ）に示す
ように、接続孔８内の側壁部に角状の部分Ａが形成され
る。この結果、前記接続孔８を覆うアルミニウム配線７
を形成した時、前記アルミニウム配線７の接続孔８内で
のステップカバレッジが悪く、これにより抵抗値の増大
や、エレクトロマイグレーション等により欠陥が生じ、
デバイスの長期信鯨性が悪化するという問題がある。
上のような工程で形成されるので、第２図（ロ）に示す
ように、接続孔８内の側壁部に角状の部分Ａが形成され
る。この結果、前記接続孔８を覆うアルミニウム配線７
を形成した時、前記アルミニウム配線７の接続孔８内で
のステップカバレッジが悪く、これにより抵抗値の増大
や、エレクトロマイグレーション等により欠陥が生じ、
デバイスの長期信鯨性が悪化するという問題がある。
更にアルミニウム配線７の接続孔８内でのステップカバ
レッジの形状がネガティブスロープに成りやすい為、ア
ルミニウム配線７上に堆積される絶縁膜のステップカバ
レッジの悪化し、接続孔内への絶縁膜が埋め込み不十分
に、なうたりする。この結果、前記絶縁膜の目的がバッ
ジベージタン膜の場合、半導体装置への対湿性が問題と
なるとともに、さらに前記絶縁膜が眉間絶縁膜の場合に
はその平坦性が問題となる。
レッジの形状がネガティブスロープに成りやすい為、ア
ルミニウム配線７上に堆積される絶縁膜のステップカバ
レッジの悪化し、接続孔内への絶縁膜が埋め込み不十分
に、なうたりする。この結果、前記絶縁膜の目的がバッ
ジベージタン膜の場合、半導体装置への対湿性が問題と
なるとともに、さらに前記絶縁膜が眉間絶縁膜の場合に
はその平坦性が問題となる。
この発明は、従来技術における上述の問題点を解消する
為になされたもので、下層配線上の眉間膜内に、その側
壁部に角状の部分のない良好な接続孔を形成することが
できる半導体装置の製造方法を提供することを目的とす
る。
為になされたもので、下層配線上の眉間膜内に、その側
壁部に角状の部分のない良好な接続孔を形成することが
できる半導体装置の製造方法を提供することを目的とす
る。
この発明に係る半導体装置の製造方法は、所定の第１の
導電層を形成する工程と、前記導電層を被覆するように
絶縁層を形成する工程と、前記絶縁層上に、前記導電層
の上方にあたる部分に、開孔部を有するエツチングマス
クを形成する工程と、等方性エツチングを施すことによ
り前記開孔部の下部にある前記絶縁層の部分を所定の深
さだけ除去する工程と、異方性エツチングを施すことに
より前記開孔部の下部にある前記絶縁層を除去し前記導
電層の表面の一部を露出させ、接続孔を形成する工程と
、前記エツチングマスクを除去し、前記絶縁層に全面エ
ツチングを施すことにより前記絶縁層を整形する工程と
、前記接続孔を介して電気的に前記第１の導電層と接続
した第２の導電層を形成する工程とからなるものである
。
導電層を形成する工程と、前記導電層を被覆するように
絶縁層を形成する工程と、前記絶縁層上に、前記導電層
の上方にあたる部分に、開孔部を有するエツチングマス
クを形成する工程と、等方性エツチングを施すことによ
り前記開孔部の下部にある前記絶縁層の部分を所定の深
さだけ除去する工程と、異方性エツチングを施すことに
より前記開孔部の下部にある前記絶縁層を除去し前記導
電層の表面の一部を露出させ、接続孔を形成する工程と
、前記エツチングマスクを除去し、前記絶縁層に全面エ
ツチングを施すことにより前記絶縁層を整形する工程と
、前記接続孔を介して電気的に前記第１の導電層と接続
した第２の導電層を形成する工程とからなるものである
。
この発明においては、上述の全面エツチング工程は先の
工程の異方性エツチングによって形成された接続孔の角
状の部分を丸めて、接続孔の形状をなめらかにする。
工程の異方性エツチングによって形成された接続孔の角
状の部分を丸めて、接続孔の形状をなめらかにする。
以下、本発明にかかる半導体装置の製造方法について説
明する。
明する。
第１図は、本発明の一実施例による半導体装置の製造方
法を示す各主要工程の断面図である。図において、１は
シリコン基板、２は酸化膜、３はアルミニウム配線、４
はレジスト、５は酸化膜、６はレジスト、７はアルミニ
ウム配線、８′、８は接続孔である。
法を示す各主要工程の断面図である。図において、１は
シリコン基板、２は酸化膜、３はアルミニウム配線、４
はレジスト、５は酸化膜、６はレジスト、７はアルミニ
ウム配線、８′、８は接続孔である。
以下、製造方法について説明する。
まず、半導体基板、又は半導体基板に形成された半導体
素子等１の上に酸化膜２を形成する０次に酸化膜２上に
アルミニウム膜を形成後、フォトリソグラフィー技術に
よりレジスト４を形成し、レジスト４をマスクにアルミ
ニウム膜を選択的に除去し、第１のアルミニウム配線３
を形成する。
素子等１の上に酸化膜２を形成する０次に酸化膜２上に
アルミニウム膜を形成後、フォトリソグラフィー技術に
よりレジスト４を形成し、レジスト４をマスクにアルミ
ニウム膜を選択的に除去し、第１のアルミニウム配線３
を形成する。
これによって、第１図（ａ）の構造を得る。
次に、酸化膜２及びアルミニウム配線３を被覆するよう
にＣＶＤ法などにより酸化膜５を堆積し、第１図（ｂ）
の状態とする。ここで、この酸化膜５は従来技術におい
て第２図（ｂ）の工程で形成した酸化膜５より厚くなる
ようにする。
にＣＶＤ法などにより酸化膜５を堆積し、第１図（ｂ）
の状態とする。ここで、この酸化膜５は従来技術におい
て第２図（ｂ）の工程で形成した酸化膜５より厚くなる
ようにする。
次に、酸化膜５上にフォトリソグラフィー技術により開
孔部を有するレジスト６を設け、等方性の湿式エツチン
グ法を用い、酸化膜５の上部をエツチングする。等方性
エッチの為、レジスト６下の酸化膜の一部も除去され、
第１図（Ｃ）のような状態が得られる。
孔部を有するレジスト６を設け、等方性の湿式エツチン
グ法を用い、酸化膜５の上部をエツチングする。等方性
エッチの為、レジスト６下の酸化膜の一部も除去され、
第１図（Ｃ）のような状態が得られる。
次に、レジスト６をマスクに反応性イオンエツチング法
を用い、酸化膜５を除去して接続孔８″を形成し、第１
図（ロ）の構造を得る。
を用い、酸化膜５を除去して接続孔８″を形成し、第１
図（ロ）の構造を得る。
次に、レジスト６を除去し、全面（異方性）エツチング
を施して第１図（ｅ）に示すようななめらかな形状の接
続孔８を得る。
を施して第１図（ｅ）に示すようななめらかな形状の接
続孔８を得る。
次に、接続孔８を含む酸化膜５上に第２のアルミニウム
配線層を堆積し、フォトリソグラフィー技術によりレジ
ストをパターニングし、このレジストをマスクに選択的
に第２のアルミニウム配線層を除去し、その後、レジス
トを除去して第１図（ｆ）に示す第２のアルミニウム配
線７層を得る。
配線層を堆積し、フォトリソグラフィー技術によりレジ
ストをパターニングし、このレジストをマスクに選択的
に第２のアルミニウム配線層を除去し、その後、レジス
トを除去して第１図（ｆ）に示す第２のアルミニウム配
線７層を得る。
第１図（ｆ）の状態から、更に第３の配線層を形成する
場合には、第１図（ｆ）に構造の上面を絶縁層で覆い、
以下は第１図ｂ）〜（ｆ）の工程を実施すれば良い。こ
のとき、第２のアルミニウム配線７と新たな第３の配線
層とを接続する為の接続孔は、第１図（ｅ）に示す接続
孔８の上方に設けても良く、又、平面的位置をずらせて
設けても良い。
場合には、第１図（ｆ）に構造の上面を絶縁層で覆い、
以下は第１図ｂ）〜（ｆ）の工程を実施すれば良い。こ
のとき、第２のアルミニウム配線７と新たな第３の配線
層とを接続する為の接続孔は、第１図（ｅ）に示す接続
孔８の上方に設けても良く、又、平面的位置をずらせて
設けても良い。
更に、本発明は、半導体基板上に形成された拡散層等の
導電層とその上方に形成される第１の配線層を接続する
為の接続孔を形成する場合にも適応できる。
導電層とその上方に形成される第１の配線層を接続する
為の接続孔を形成する場合にも適応できる。
なお、上記実施例では、配線３．７がアルミニウム膜よ
りなるものについて説明したが、これはアルミ合金（例
えばＡｌＳｉ、Ａｌ５ｉＣｕ、Ａｌｃｕ、ＡＩＳ ｉＴ
ｉ等）や高融点金属等であっても良く、またさらにはこ
れらの積層膜であっても良い。
りなるものについて説明したが、これはアルミ合金（例
えばＡｌＳｉ、Ａｌ５ｉＣｕ、Ａｌｃｕ、ＡＩＳ ｉＴ
ｉ等）や高融点金属等であっても良く、またさらにはこ
れらの積層膜であっても良い。
又、上記実施例では絶縁膜が酸化膜よりなるもの説明し
たが、窒化膜や有機化合物等の絶縁膜であっても良い。
たが、窒化膜や有機化合物等の絶縁膜であっても良い。
又、上記実施例での酸化膜５のかわりに、平坦化の目的
で多層及び多種の絶縁膜を形成するのも可能である。
で多層及び多種の絶縁膜を形成するのも可能である。
以上説明した様に、この発明によれば、異方性エツチン
グによって生じる接続孔内の角部をその後の全面エツチ
ングにより成形するようにしたので、接続孔の形状がな
めらかになり、その結果、上層配線層の接続孔内でのス
テップカバレッジを改善出来るという効果がある。これ
により、配線の信転性を高め、信転性の高い半導体装置
を得ることが出来る。
グによって生じる接続孔内の角部をその後の全面エツチ
ングにより成形するようにしたので、接続孔の形状がな
めらかになり、その結果、上層配線層の接続孔内でのス
テップカバレッジを改善出来るという効果がある。これ
により、配線の信転性を高め、信転性の高い半導体装置
を得ることが出来る。
第１図はこの発明の一実施例による半導体装置の製造方
法を示す工程断面図、第２図は従来の半導体装置の製造
方法を示す工程断面図である。 図において、１は半導体基板、２．５は酸化膜、３．７
はアルミニウム配線、４．６はレジスト、８．８°は接
続孔である。 なお、各図中、同一符号は同−又は相当部分を示す。
法を示す工程断面図、第２図は従来の半導体装置の製造
方法を示す工程断面図である。 図において、１は半導体基板、２．５は酸化膜、３．７
はアルミニウム配線、４．６はレジスト、８．８°は接
続孔である。 なお、各図中、同一符号は同−又は相当部分を示す。
Claims (1)
- （１）半導体基板あるいは半導体層上に第１の導電層を
形成する工程と、 該導電層を被覆するように全面に絶縁層を形成する工程
と、 該絶縁層上に、前記導電層の上方にあたる部分に開孔部
を有するエッチングマスクを形成する工程と、 等方性エッチングを施すことにより、前記開孔部の下部
にある前記絶縁層を所定の深さ除去する工程と、 異方性エッチングを施すことにより、前記開孔部の下部
にある前記絶縁層を除去し、前記第１の導電層の表面の
一部を露出させ、接続孔を形成する工程と、 前記エッチングマスクを除去し、前記絶縁層に全面エッ
チングを施す工程と、 前記接続孔を介して第１の導電層と電気的に接続された
第２の導電層を形成する工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9425690A JPH03291936A (ja) | 1990-04-09 | 1990-04-09 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9425690A JPH03291936A (ja) | 1990-04-09 | 1990-04-09 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03291936A true JPH03291936A (ja) | 1991-12-24 |
Family
ID=14105211
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9425690A Pending JPH03291936A (ja) | 1990-04-09 | 1990-04-09 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03291936A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5219791A (en) * | 1991-06-07 | 1993-06-15 | Intel Corporation | TEOS intermetal dielectric preclean for VIA formation |
-
1990
- 1990-04-09 JP JP9425690A patent/JPH03291936A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5219791A (en) * | 1991-06-07 | 1993-06-15 | Intel Corporation | TEOS intermetal dielectric preclean for VIA formation |
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