JPH03234051A - 容量素子の製造方法 - Google Patents
容量素子の製造方法Info
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- JPH03234051A JPH03234051A JP2030886A JP3088690A JPH03234051A JP H03234051 A JPH03234051 A JP H03234051A JP 2030886 A JP2030886 A JP 2030886A JP 3088690 A JP3088690 A JP 3088690A JP H03234051 A JPH03234051 A JP H03234051A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、多結晶シリコン膜上に容量絶縁膜を形成する
容量素子の製造方法に関するものである。
容量素子の製造方法に関するものである。
従来の技術
記憶容量がメガビットクラスの大容量ダイナミックラン
ダムアクセスメモリ（以後、ダイナミックメモリと記す
）では素子数の大容量化にともない半導体記憶素子（以
後、メモリと記す）１個あたりの面積が小さくなってき
た。この結果、メモリセルの容量を確保するために、従
来の基板表面に形成したブレーナキャパシタ（ブレーナ
容量素子）にかわり、半導体基板上の大きな段差を利用
した多結晶シリコンを一方の電極とし、この多結晶シリ
コン上に容量絶縁膜を形成するスタックドキャパシタが
採用されてきている。
ダムアクセスメモリ（以後、ダイナミックメモリと記す
）では素子数の大容量化にともない半導体記憶素子（以
後、メモリと記す）１個あたりの面積が小さくなってき
た。この結果、メモリセルの容量を確保するために、従
来の基板表面に形成したブレーナキャパシタ（ブレーナ
容量素子）にかわり、半導体基板上の大きな段差を利用
した多結晶シリコンを一方の電極とし、この多結晶シリ
コン上に容量絶縁膜を形成するスタックドキャパシタが
採用されてきている。
以下に、半導体記憶装置等に用いられる従来の記憶素子
の製造方法について第４図（ａ）、（ｂ）の工程順断面
図を用いて説明する。以下工程順に説明する。
の製造方法について第４図（ａ）、（ｂ）の工程順断面
図を用いて説明する。以下工程順に説明する。
Ｐ型半導体基板】１上に選択酸化法によりＬＯＧＯ３酸
化膜１２を形成する。次にＰ型半導体基板３１を酸化し
てゲート酸化膜１３を形成する。この後、ゲート酸化膜
１３上に多結晶シリコンゲート１４を形成する。次に、
たとえば砒素をイオン注入してソース・ドレイン拡散層
１５を形成する。さらにその上に絶縁膜として気相成長
法によりＣＶＤ酸化膜１６を形成した後、上記ＣＶＤ酸
化膜をホトレジストをマスクにしてエツチングを行いソ
ース・ドレイン拡散層１５上の所定の箇所にコンタクト
ホール１７を形成した後、気相成長法により多結晶シリ
コン膜１８を形成しこの多結晶シリコン膜１８に燐を熱
拡散して導電性を高め、容量素子の下方の電極とする（
第４図（ａ））。
化膜１２を形成する。次にＰ型半導体基板３１を酸化し
てゲート酸化膜１３を形成する。この後、ゲート酸化膜
１３上に多結晶シリコンゲート１４を形成する。次に、
たとえば砒素をイオン注入してソース・ドレイン拡散層
１５を形成する。さらにその上に絶縁膜として気相成長
法によりＣＶＤ酸化膜１６を形成した後、上記ＣＶＤ酸
化膜をホトレジストをマスクにしてエツチングを行いソ
ース・ドレイン拡散層１５上の所定の箇所にコンタクト
ホール１７を形成した後、気相成長法により多結晶シリ
コン膜１８を形成しこの多結晶シリコン膜１８に燐を熱
拡散して導電性を高め、容量素子の下方の電極とする（
第４図（ａ））。
この多結晶シリコン膜１８の表面上に気相成長法を用い
て窒化シリコン膜を堆積しさらにこの窒化シリコン膜を
熱酸化して容量絶縁膜２０を形成する。その上に気相成
長法により多結晶シリコン膜２１を形成し、この多結晶
シリコン膜２１に燐を熱拡散して導電性を高め容量素子
の他方の電極とする。以上のようにして容量素子が形成
される（第４図（ｂ））。
て窒化シリコン膜を堆積しさらにこの窒化シリコン膜を
熱酸化して容量絶縁膜２０を形成する。その上に気相成
長法により多結晶シリコン膜２１を形成し、この多結晶
シリコン膜２１に燐を熱拡散して導電性を高め容量素子
の他方の電極とする。以上のようにして容量素子が形成
される（第４図（ｂ））。
発明が解決しようとする課題
しかしながら、上記従来の製造方法では、キャパシタの
容量は多結晶シリコン膜１８の表面積により決定される
ため、メモリセル面積の縮小化にともない多結晶シリコ
ン膜１８の膜厚を増加することによって、表面積を太き
（する必要がある。
容量は多結晶シリコン膜１８の表面積により決定される
ため、メモリセル面積の縮小化にともない多結晶シリコ
ン膜１８の膜厚を増加することによって、表面積を太き
（する必要がある。
ところが、この場合、容量素子形成後、厚い多結晶シリ
コン膜１８による半導体基板表面の段差が大きくなり半
導体記憶素子形成のため配線形成が困難になるという問
題がある。
コン膜１８による半導体基板表面の段差が大きくなり半
導体記憶素子形成のため配線形成が困難になるという問
題がある。
本発明は上記従来の課題を解決するもので半導体基板表
面の段差を大きくせずメモリセル容量を増加させる容量
素子の製造方法を提供することを目的とするものである
。
面の段差を大きくせずメモリセル容量を増加させる容量
素子の製造方法を提供することを目的とするものである
。
課題を解決するための手段
この目的を達成するために本発明の容量素子の製造方法
は、半導体基板上に多結晶シリコン膜を形成した後、多
結晶シリコン膜に例えばアルゴン、砒素あるいはシリコ
ンをイオン収入することにより、多結晶シリコンの表面
を荒らす工程を備えている。また、半導体基板上に多結
晶シリコン膜を形成した後、例えば酸素、アルゴンある
いは砒素をイオン注入した後、多結晶シリコン膜の表面
をエツチング除去する工程を備えている。また５、半導
体基板上に多結晶シリコン膜を形成した後、酸素をイオ
ン注入した後、多結晶シリコン膜上にエピタキシャルシ
リコンを選択成長する工程を備えている。
は、半導体基板上に多結晶シリコン膜を形成した後、多
結晶シリコン膜に例えばアルゴン、砒素あるいはシリコ
ンをイオン収入することにより、多結晶シリコンの表面
を荒らす工程を備えている。また、半導体基板上に多結
晶シリコン膜を形成した後、例えば酸素、アルゴンある
いは砒素をイオン注入した後、多結晶シリコン膜の表面
をエツチング除去する工程を備えている。また５、半導
体基板上に多結晶シリコン膜を形成した後、酸素をイオ
ン注入した後、多結晶シリコン膜上にエピタキシャルシ
リコンを選択成長する工程を備えている。
作用
本発明の手段を用いると、多結晶シリコン膜に不純物元
素をイオン注入するため多結晶シリコン膜表面の凹凸が
増加し表面積が増加する。その結果、容量素子の容量を
増加させることができる。
素をイオン注入するため多結晶シリコン膜表面の凹凸が
増加し表面積が増加する。その結果、容量素子の容量を
増加させることができる。
また、多結晶シリコン膜に不純物元素をイオン注入した
後、多結晶シリコン膜表面を途中までエツチング除去す
るため多結晶シリコン膜表面の凹凸が増加し表面積、ひ
いては容量素子の容量が増加する。また、多結晶シリコ
ン膜に酸素をイオン注入した後、この多結晶シリコン膜
上にシリコンを選択成長するため多結晶シリコン膜表面
の凹凸が増加し表面積、ひいては容量素子の容量が増加
する。
後、多結晶シリコン膜表面を途中までエツチング除去す
るため多結晶シリコン膜表面の凹凸が増加し表面積、ひ
いては容量素子の容量が増加する。また、多結晶シリコ
ン膜に酸素をイオン注入した後、この多結晶シリコン膜
上にシリコンを選択成長するため多結晶シリコン膜表面
の凹凸が増加し表面積、ひいては容量素子の容量が増加
する。
実施例
以下、本発明の容量素子の製造方法の第１の実施例を第
１図（ａ）〜（Ｃ）の工程順断面図を用いて詳しく説明
する。Ｐ型半導体基板１１上に選択酸化法によりＬＯＣ
Ｏ８酸化膜１２を形成し素子分離を行う。次にＰ型半導
体基板１１を酸化してゲート酸化膜１３を形成し、ゲー
ト酸化膜１３上に多結晶シリコンゲート１４を形成する
。この後、たとえば砒素をイオン注入してソース・ドレ
イン拡散層１５を形成する。さらにその上に絶縁膜とし
て気相成長法によりＣＶＤ酸化膜１６を形成した後、上
記ＣＶＤ酸化膜をホトレジストをマスクにしてエツチン
グを行い、ソース・ドレイン拡散層１５上の所定の箇所
にコンタクトホール１７を形成した後、気相成長法によ
り例えば膜厚４０００Ａの多結晶シリコン膜１８を形成
しこの多結晶シリコン膜１８に燐を熱拡散させることに
より導電性を高める（第１図（ａ））。この多結晶シリ
コン膜１８上にアルゴン、砒素、あるいはシリコンをイ
オン注入法により例えば１×１０！ ６７／ 、Ｊ注入
し不純物注入層１９を形成する。この時、イオン注入に
よる物理的損傷のために不純物注入層１９の表面は微細
な凹凸が発生する（第１図（ｂ））。この凹凸上に加工
された多結晶シリコン膜１８（不純物注入層１９）上に
気相成長により窒化シリコン膜および酸化シリコン膜か
ら成る容量絶縁膜２０を形成する。その上に気相成長法
により第３の多結晶シリコン膜２１を形成し、この多結
晶シリコン膜２１に燐を熱拡散して導電性を高め容量素
子の他方の電極として容量素子が完成する（第１図（Ｃ
））。
１図（ａ）〜（Ｃ）の工程順断面図を用いて詳しく説明
する。Ｐ型半導体基板１１上に選択酸化法によりＬＯＣ
Ｏ８酸化膜１２を形成し素子分離を行う。次にＰ型半導
体基板１１を酸化してゲート酸化膜１３を形成し、ゲー
ト酸化膜１３上に多結晶シリコンゲート１４を形成する
。この後、たとえば砒素をイオン注入してソース・ドレ
イン拡散層１５を形成する。さらにその上に絶縁膜とし
て気相成長法によりＣＶＤ酸化膜１６を形成した後、上
記ＣＶＤ酸化膜をホトレジストをマスクにしてエツチン
グを行い、ソース・ドレイン拡散層１５上の所定の箇所
にコンタクトホール１７を形成した後、気相成長法によ
り例えば膜厚４０００Ａの多結晶シリコン膜１８を形成
しこの多結晶シリコン膜１８に燐を熱拡散させることに
より導電性を高める（第１図（ａ））。この多結晶シリ
コン膜１８上にアルゴン、砒素、あるいはシリコンをイ
オン注入法により例えば１×１０！ ６７／ 、Ｊ注入
し不純物注入層１９を形成する。この時、イオン注入に
よる物理的損傷のために不純物注入層１９の表面は微細
な凹凸が発生する（第１図（ｂ））。この凹凸上に加工
された多結晶シリコン膜１８（不純物注入層１９）上に
気相成長により窒化シリコン膜および酸化シリコン膜か
ら成る容量絶縁膜２０を形成する。その上に気相成長法
により第３の多結晶シリコン膜２１を形成し、この多結
晶シリコン膜２１に燐を熱拡散して導電性を高め容量素
子の他方の電極として容量素子が完成する（第１図（Ｃ
））。
本発明にかかる第１の実施例の場合、電気的容量から見
積もると多結晶シリコン膜１８の表面積はアルゴンを注
入した場合１０％、砒素を注入した場合８％、シリコン
砒素を注入した場合５％増加した。それに伴って容量素
子の容量が増加した。
積もると多結晶シリコン膜１８の表面積はアルゴンを注
入した場合１０％、砒素を注入した場合８％、シリコン
砒素を注入した場合５％増加した。それに伴って容量素
子の容量が増加した。
本発明の容量素子の製造方法の第２の実施例を第２図（
ａ）〜（Ｃ）の工程順断面図を用いて詳しく説明する。
ａ）〜（Ｃ）の工程順断面図を用いて詳しく説明する。
なお、容量素子の下方の電極である多結晶シリコン膜１
８の形成までは第１の実施例と全く同様であるため、工
程説明を省略する。多結晶シリコン膜１８を形成した後
、まず、酸素、アルゴン、もしくは砒素を例えばｌＸｌ
０”ｃｄイオン注入し不純物注入層１９を形成する（第
２図（ａ））。
８の形成までは第１の実施例と全く同様であるため、工
程説明を省略する。多結晶シリコン膜１８を形成した後
、まず、酸素、アルゴン、もしくは砒素を例えばｌＸｌ
０”ｃｄイオン注入し不純物注入層１９を形成する（第
２図（ａ））。
この後、例えばＳＦｓを主成分とするガスを用いてプラ
ズマエツチング技術を行って不純物注入層１９および多
結晶シリコン膜１８を途中までエツチングする。この時
、多結晶シリコン膜１８の表面の凹凸が著しく増加する
。これたは多結晶シリコン膜１８（あるいは不純物注入
層１９）中の不純物の分布が不均一であり、また、多結
晶シリコン幕のエツチング速度が著しく不純物濃度に影
響されるためである（第２図（ｂ））。後は、第１の実
施例と同様に容量絶縁膜２０、他方の電極となる多結晶
シリコン膜２１を形成して容量素子が完成するく第企図
（Ｃ））。本発明にかかる第２の実施例の場合、多結晶
シリコン膜１８の上部表面積の増加率は注入する不純物
、およびその後の多結晶シリコン膜１８のエツチング量
に依存するが５〜２５％であった。それに伴って容量素
子の容量が増加した。
ズマエツチング技術を行って不純物注入層１９および多
結晶シリコン膜１８を途中までエツチングする。この時
、多結晶シリコン膜１８の表面の凹凸が著しく増加する
。これたは多結晶シリコン膜１８（あるいは不純物注入
層１９）中の不純物の分布が不均一であり、また、多結
晶シリコン幕のエツチング速度が著しく不純物濃度に影
響されるためである（第２図（ｂ））。後は、第１の実
施例と同様に容量絶縁膜２０、他方の電極となる多結晶
シリコン膜２１を形成して容量素子が完成するく第企図
（Ｃ））。本発明にかかる第２の実施例の場合、多結晶
シリコン膜１８の上部表面積の増加率は注入する不純物
、およびその後の多結晶シリコン膜１８のエツチング量
に依存するが５〜２５％であった。それに伴って容量素
子の容量が増加した。
なお、多結晶シリコン膜１８のエツチング量は２０〜２
０００Ａの範囲で素子の容量増加が認められた。
０００Ａの範囲で素子の容量増加が認められた。
本発明の容量素子の製造方法の第３の実施例を第３図（
ａ）〜（Ｃ）の工程順断面図を用いて詳しく説明する。
ａ）〜（Ｃ）の工程順断面図を用いて詳しく説明する。
なお、容量素子の下方の電極である多結晶シリコン膜１
８の形成までは第１の実施例と金（同様であるため、そ
の工程説明を省略する。多結晶シリコン膜１８を形成し
た後、まず、酸素を例えばｌＸｌ０”／ｃｎｆイオン注
入し、この後、例えば１０００℃の熱処理を施して酸化
珪素（ＳｉＯ２）の核２２を多結晶シリコン膜１８の表
面に形成し、この後ドライエツチングを用いて多結晶シ
リコン膜１８を均一に除去することで、多結晶シリコン
膜１８表面は５ｉ０２の核２２と、多結晶シリコンの露
出した領域が残る（第３図（ａ））、この後、減圧下で
ジクロルシラン（Ｓ ｉ Ｈ２Ｃｅ ：）ガスを用いて
多結晶シリコン膜１８の表面の酸化珪素核２２以外の領
域に選択的にエビキタシャルシリコン２３を例えば膜厚
５００Ａ成長する。この処理で多結晶シリコンが露出し
た領域に多結晶シリコンが成長し波形の表面を持つ多結
晶シリコンができる（第３図（ｂ））。この後、第１の
実施例と同様に容量絶縁膜２０、他方の電極となる多結
晶シリコン膜２１を形成して容量素子が完成する（第３
図（Ｃ））。
８の形成までは第１の実施例と金（同様であるため、そ
の工程説明を省略する。多結晶シリコン膜１８を形成し
た後、まず、酸素を例えばｌＸｌ０”／ｃｎｆイオン注
入し、この後、例えば１０００℃の熱処理を施して酸化
珪素（ＳｉＯ２）の核２２を多結晶シリコン膜１８の表
面に形成し、この後ドライエツチングを用いて多結晶シ
リコン膜１８を均一に除去することで、多結晶シリコン
膜１８表面は５ｉ０２の核２２と、多結晶シリコンの露
出した領域が残る（第３図（ａ））、この後、減圧下で
ジクロルシラン（Ｓ ｉ Ｈ２Ｃｅ ：）ガスを用いて
多結晶シリコン膜１８の表面の酸化珪素核２２以外の領
域に選択的にエビキタシャルシリコン２３を例えば膜厚
５００Ａ成長する。この処理で多結晶シリコンが露出し
た領域に多結晶シリコンが成長し波形の表面を持つ多結
晶シリコンができる（第３図（ｂ））。この後、第１の
実施例と同様に容量絶縁膜２０、他方の電極となる多結
晶シリコン膜２１を形成して容量素子が完成する（第３
図（Ｃ））。
本発明にかかる第３の実施例の場合、多結晶シリコン膜
１８の上部表面積の増加率は約１５０％であった。この
結果、容量素子の容量も著しく増加した。
１８の上部表面積の増加率は約１５０％であった。この
結果、容量素子の容量も著しく増加した。
なお、本実施例のいずれの場合も、容量素子の上部電極
として多結晶シリコン膜を用いたがシリサイド等の他の
導電膜を用いた場合でも本発明により同様の効果が期待
できることは明らかである。
として多結晶シリコン膜を用いたがシリサイド等の他の
導電膜を用いた場合でも本発明により同様の効果が期待
できることは明らかである。
発明の効果
以上のように、本発明によれば、容量素子の下方の電極
である多結晶シリコン膜の膜厚を増加することなく、表
面積を増大することが可能であり、半導体基板表面の大
きい段差に起因する配線形成の問題を防止できると共に
メモリセル容量を増加させることが可能である。この結
果、素子容量を確保したままスタックドキャパシタによ
るメモリセル面積がさらに小さくなり、ダイナミックメ
モリの集積度向上に大きく寄与することができる。
である多結晶シリコン膜の膜厚を増加することなく、表
面積を増大することが可能であり、半導体基板表面の大
きい段差に起因する配線形成の問題を防止できると共に
メモリセル容量を増加させることが可能である。この結
果、素子容量を確保したままスタックドキャパシタによ
るメモリセル面積がさらに小さくなり、ダイナミックメ
モリの集積度向上に大きく寄与することができる。
第１図は本発明の一実施例を示す容量素子の製造工程順
断面図、第２図は本発明の他の実施例を示す容量素子の
製造工程順断面図、第３図は本発明の別の実施例を示す
容量素子の製造工程順断面図、第４図は従来技術を説明
するための製造工程を示す工程順断面図である。 １１・・・・・・Ｐ型半導体基板、１２・・・・・・Ｌ
ＯＣＯ８酸化膜、１３・・・・・・ゲート酸化膜、１４
・・・・・・多結晶シリコンゲート、１５・・・・・・
ソース・ドレイン拡散層、１６・・・・・・ＣＶＤ酸化
膜、１７・・・・・・コンタクトホール、１８・・・・
・・多結晶シリコン膜、１９・・・・・・不純物注入層
、２０・・・・・・容量絶縁膜、２１・・・・・・多結
晶シリコン膜、２２・・・・・・エピタキシャルシリコ
ン。
断面図、第２図は本発明の他の実施例を示す容量素子の
製造工程順断面図、第３図は本発明の別の実施例を示す
容量素子の製造工程順断面図、第４図は従来技術を説明
するための製造工程を示す工程順断面図である。 １１・・・・・・Ｐ型半導体基板、１２・・・・・・Ｌ
ＯＣＯ８酸化膜、１３・・・・・・ゲート酸化膜、１４
・・・・・・多結晶シリコンゲート、１５・・・・・・
ソース・ドレイン拡散層、１６・・・・・・ＣＶＤ酸化
膜、１７・・・・・・コンタクトホール、１８・・・・
・・多結晶シリコン膜、１９・・・・・・不純物注入層
、２０・・・・・・容量絶縁膜、２１・・・・・・多結
晶シリコン膜、２２・・・・・・エピタキシャルシリコ
ン。
Claims (4)
- （１）半導体基板上に多結晶シリコン膜を形成する工程
と、前記多結晶シリコン膜に不純物元素をイオン注入す
る工程と、前記多結晶シリコン膜の表面に絶縁膜を形成
する工程と、前記絶縁膜の上に導電膜を形成することを
特徴とする容量素子の製造方法。 - （２）注入する不純物元素がアルゴン（Ａｒ）、砒素（
Ａｓ）あるいはシリコン（Ｓｉ）であることを特徴とす
る特許請求の範囲第（１）項記載の容量素子の製造方法
。 - （３）半導体基板上に多結晶シリコン膜を形成する工程
と、前記多結晶シリコン膜に不純物元素をイオン注入す
る工程と、前記多結晶シリコン膜を膜厚２０〜２０００
Ａエッチング除去する工程と、前記多結晶シリコン膜の
表面に絶縁膜を形成する工程と、前記絶縁膜の上に導電
膜を形成することを特徴とする容量素子の製造方法。 - （４）半導体基板上に多結晶シリコン膜を形成する工程
と、前記多結晶シリコン膜に不純物元素をイオン注入す
る工程と、前記多結晶シリコン膜上に多結晶シリコンを
選択成長する工程と、前記多結晶シリコン膜の表面に絶
縁膜を形成する工程と、前記絶縁膜の上に導電膜を形成
することを特徴とする容量素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030886A JPH03234051A (ja) | 1990-02-09 | 1990-02-09 | 容量素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2030886A JPH03234051A (ja) | 1990-02-09 | 1990-02-09 | 容量素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03234051A true JPH03234051A (ja) | 1991-10-18 |
Family
ID=12316214
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2030886A Pending JPH03234051A (ja) | 1990-02-09 | 1990-02-09 | 容量素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03234051A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0620958A (ja) * | 1992-04-10 | 1994-01-28 | Internatl Business Mach Corp <Ibm> | 粗いシリコン表面の形成およびその応用 |
| JPH06216319A (ja) * | 1992-10-09 | 1994-08-05 | Hyundai Electron Ind Co Ltd | 半導体素子の電荷保存電極を構成するシリコン層の形成方法 |
| JPH09232543A (ja) * | 1996-02-28 | 1997-09-05 | Nec Corp | 半導体装置の製造方法 |
| US5798290A (en) * | 1995-11-06 | 1998-08-25 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having a capacitor |
| US6534815B2 (en) | 1998-09-11 | 2003-03-18 | Nec Corporation | Semiconductor device with stack electrode formed using HSG growth |
-
1990
- 1990-02-09 JP JP2030886A patent/JPH03234051A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0620958A (ja) * | 1992-04-10 | 1994-01-28 | Internatl Business Mach Corp <Ibm> | 粗いシリコン表面の形成およびその応用 |
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| US6127240A (en) * | 1995-11-06 | 2000-10-03 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a semiconductor device having a capacitor |
| JPH09232543A (ja) * | 1996-02-28 | 1997-09-05 | Nec Corp | 半導体装置の製造方法 |
| US6534815B2 (en) | 1998-09-11 | 2003-03-18 | Nec Corporation | Semiconductor device with stack electrode formed using HSG growth |
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