JPH065805A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH065805A JPH065805A JP4162336A JP16233692A JPH065805A JP H065805 A JPH065805 A JP H065805A JP 4162336 A JP4162336 A JP 4162336A JP 16233692 A JP16233692 A JP 16233692A JP H065805 A JPH065805 A JP H065805A
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Abstract
(57)【要約】
【目的】積層型キャパシタを有するＤＲＡＭセルの記憶
容量値を増大するために、キャパシタ下層電極の表面積
を簡単に効率よく増加させ得る製造方法を提供する。 【構成】リンを含んだ多結晶シリコン膜１と第１の非晶
質シリコン膜２を積層に堆積した後、所望の電極形状に
パターニングする。次いで第２の非晶質シリコン膜３を
堆積し、異方性エッチングにより積層パターンの側壁部
にのみ第２の非晶質シリコン膜３を残す。次いで減圧雰
囲気中で高温短時間アニールすることにより非晶質シリ
コン膜の表面に微小なシリコン結晶粒が成長する。その
後の製造工程中の熱処理により多結晶シリコン膜１から
表面を包む非晶質シリコン膜２，３へリンが拡散し、全
体がｎ型にドーピングされた下層電極５が完成する。
容量値を増大するために、キャパシタ下層電極の表面積
を簡単に効率よく増加させ得る製造方法を提供する。 【構成】リンを含んだ多結晶シリコン膜１と第１の非晶
質シリコン膜２を積層に堆積した後、所望の電極形状に
パターニングする。次いで第２の非晶質シリコン膜３を
堆積し、異方性エッチングにより積層パターンの側壁部
にのみ第２の非晶質シリコン膜３を残す。次いで減圧雰
囲気中で高温短時間アニールすることにより非晶質シリ
コン膜の表面に微小なシリコン結晶粒が成長する。その
後の製造工程中の熱処理により多結晶シリコン膜１から
表面を包む非晶質シリコン膜２，３へリンが拡散し、全
体がｎ型にドーピングされた下層電極５が完成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にＤＲＡＭの積層型キャパシタの製造方法に
関する。
に関し、特にＤＲＡＭの積層型キャパシタの製造方法に
関する。
【０００２】
【従来の技術】ＤＲＡＭ（ダイナミックメモリ）の蓄積
容量構造として積層型キャパシタ構造が使用されてい
る。その容量値を増大するために、積層キャパシタを形
成する下層電極の表面積を増大する技術がいくつか考案
されている。その一つに、下層電極を非晶質シリコンで
形成した後に減圧雰囲気中で高温アニールして非晶質シ
リコン表面に微小なシリコン結晶粒を成長させる技術が
ある。これは、例えば９１年春応用物理学会予稿集Ｐ．
７１４，３１Ａ−Ｔ−５に記載されている。本技術によ
る、ＤＲＡＭ積層キャパシタの製造方法を図４，図５を
用いて説明する。本ＤＲＡＭキャパシタは０．４μｍの
最小加工寸法の技術を用いて作られている。図４は、非
晶質シリコンの下層電極パターニング後の断面図、図５
は平面図である。図４（Ａ）のようにパターニングした
後１０-6ｔｏｒｒの高真空中で６００度１分間の短時間
加熱を行なうと、非晶質シリコンの表面に約直径５０ｎ
ｍのシリコン結晶粒が成長し、下層電極は図４（Ｂ），
図５（Ｂ）に示すように多数の凸凹を表面に有する形状
となる。ここで図５（Ｂ）は、下層電極以外のパターン
を省略している。その後、ｎ型不純物であるリンをイオ
ン打ち込みによって導入して下層電極に導電性を付与す
る。この結果、下層電極の表面積は、図４（Ａ）の凸凹
のない形状の約２倍となる。ここで用いたＤＲＡＭセル
の平面サイズは短辺０．８μｍ，長辺１．６μｍ，平面
積１．２８μｍ2 である。その中に設置される下層電極
のサイズは短辺０．４μｍ，長辺１．２μｍ，平面積
０．４８μｍ2 ，また下層電極用の非晶質シリコン膜の
厚さは０．４μｍとしたから、計算上の下層電極の全表
面積は、図４（Ａ）の状態で１．７６μｍ2 ，図４
（Ｂ）のように凸凹に形成した後で、約３．５２μｍ2
である。
容量構造として積層型キャパシタ構造が使用されてい
る。その容量値を増大するために、積層キャパシタを形
成する下層電極の表面積を増大する技術がいくつか考案
されている。その一つに、下層電極を非晶質シリコンで
形成した後に減圧雰囲気中で高温アニールして非晶質シ
リコン表面に微小なシリコン結晶粒を成長させる技術が
ある。これは、例えば９１年春応用物理学会予稿集Ｐ．
７１４，３１Ａ−Ｔ−５に記載されている。本技術によ
る、ＤＲＡＭ積層キャパシタの製造方法を図４，図５を
用いて説明する。本ＤＲＡＭキャパシタは０．４μｍの
最小加工寸法の技術を用いて作られている。図４は、非
晶質シリコンの下層電極パターニング後の断面図、図５
は平面図である。図４（Ａ）のようにパターニングした
後１０-6ｔｏｒｒの高真空中で６００度１分間の短時間
加熱を行なうと、非晶質シリコンの表面に約直径５０ｎ
ｍのシリコン結晶粒が成長し、下層電極は図４（Ｂ），
図５（Ｂ）に示すように多数の凸凹を表面に有する形状
となる。ここで図５（Ｂ）は、下層電極以外のパターン
を省略している。その後、ｎ型不純物であるリンをイオ
ン打ち込みによって導入して下層電極に導電性を付与す
る。この結果、下層電極の表面積は、図４（Ａ）の凸凹
のない形状の約２倍となる。ここで用いたＤＲＡＭセル
の平面サイズは短辺０．８μｍ，長辺１．６μｍ，平面
積１．２８μｍ2 である。その中に設置される下層電極
のサイズは短辺０．４μｍ，長辺１．２μｍ，平面積
０．４８μｍ2 ，また下層電極用の非晶質シリコン膜の
厚さは０．４μｍとしたから、計算上の下層電極の全表
面積は、図４（Ａ）の状態で１．７６μｍ2 ，図４
（Ｂ）のように凸凹に形成した後で、約３．５２μｍ2
である。
【０００３】
【発明が解決しようとする課題】この従来の積層キャパ
シタの製造方法では、パターニングによって形成され
た、核となる非晶質シリコンパターン表面に凸凹を形成
してその表面積を約２倍に増加させることができるが、
核となるパターンの形成は、許容される最小加工寸法の
範囲でしか行えない。
シタの製造方法では、パターニングによって形成され
た、核となる非晶質シリコンパターン表面に凸凹を形成
してその表面積を約２倍に増加させることができるが、
核となるパターンの形成は、許容される最小加工寸法の
範囲でしか行えない。
【０００４】例えば、従来技術の説明に用いたＤＲＭＡ
セルのキャパシタの下層電極は、０．４μｍの最小加工
寸法の範囲で最大に、０．４μｍ×１．２μｍに設計さ
れており、平面サイズをこれ以上大きくできない。した
がって、さらに大きな電極表面積を得るには、下層電極
の厚さを増してパターン側部の表面積を増加させねばな
らない。この場合の不都合は、デバイスの表面段差が増
大し、他の微細加工に障害を及ぼすことである。
セルのキャパシタの下層電極は、０．４μｍの最小加工
寸法の範囲で最大に、０．４μｍ×１．２μｍに設計さ
れており、平面サイズをこれ以上大きくできない。した
がって、さらに大きな電極表面積を得るには、下層電極
の厚さを増してパターン側部の表面積を増加させねばな
らない。この場合の不都合は、デバイスの表面段差が増
大し、他の微細加工に障害を及ぼすことである。
【０００５】他の問題点として、凸凹化された下層電極
への不純物導入方法がある。従来は、ｎ型化のためにリ
ンをイオン打ち込みしているが、このイオン打ち込み量
をあまり増加させると表面の凸凹がなまってくる現象を
呈する。この現象に関して理由は解明されていないが、
表面積をできる限り大きくする目的からは不都合とな
る。さらに、下層電極のパターニング後にリンイオン打
ち込みを行うために、リンイオンが導入されてはならな
い領域を覆い隠す工程が必要であった。すなわち、製造
工程数が増加するという欠点を有していた。
への不純物導入方法がある。従来は、ｎ型化のためにリ
ンをイオン打ち込みしているが、このイオン打ち込み量
をあまり増加させると表面の凸凹がなまってくる現象を
呈する。この現象に関して理由は解明されていないが、
表面積をできる限り大きくする目的からは不都合とな
る。さらに、下層電極のパターニング後にリンイオン打
ち込みを行うために、リンイオンが導入されてはならな
い領域を覆い隠す工程が必要であった。すなわち、製造
工程数が増加するという欠点を有していた。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板上にｎ型導電型不純物を含んだシ
リコン材料からなる核を形成する工程と、このシリコン
材料からなる核の露出表面を不純物を含まない非晶質シ
リコン膜で選択的に被覆する工程と、減圧雰囲気中で高
温短時間アニールすることにより非晶質シリコン表面に
微小な結晶粒を成長させる工程と、高温処理によりシリ
コン材料の核から非晶質シリコン膜へｎ型導電型不純物
を拡散させて非晶質シリコン膜をｎ型化する工程とを有
している。
造方法は、半導体基板上にｎ型導電型不純物を含んだシ
リコン材料からなる核を形成する工程と、このシリコン
材料からなる核の露出表面を不純物を含まない非晶質シ
リコン膜で選択的に被覆する工程と、減圧雰囲気中で高
温短時間アニールすることにより非晶質シリコン表面に
微小な結晶粒を成長させる工程と、高温処理によりシリ
コン材料の核から非晶質シリコン膜へｎ型導電型不純物
を拡散させて非晶質シリコン膜をｎ型化する工程とを有
している。
【０００７】
【作用】ｎ型導電型のシリコン材料からなる核の表面に
選択的に形成される非晶質シリコン膜は、電極の初期パ
ターンを自己整合的に拡大して、表面積を増大させる。
また、非晶質シリコン膜への不純物導入が、核となるシ
リコン材料からの拡散によって達成されるから、余分な
不純物導入工程を必要としない。
選択的に形成される非晶質シリコン膜は、電極の初期パ
ターンを自己整合的に拡大して、表面積を増大させる。
また、非晶質シリコン膜への不純物導入が、核となるシ
リコン材料からの拡散によって達成されるから、余分な
不純物導入工程を必要としない。
【０００８】
【実施例】次に、本発明の製造方法を図面を用いて説明
する。本実施例は、０．４μｍの最小加工寸法を用いて
設計された積層型キャパシタを有するＤＲＡＭセルの製
法に関するものである。セルサイズが０．８μｍ×１．
６μｍ，キャパシタの下層電極サイズの０．４μｍ×
１．２μｍであり、先に述べた従来例と同一の大きさに
設計されている。図１（Ａ）〜（Ｄ）が断面図、図２
（Ａ）〜（Ｄ）が平面図である。図１および図２におい
ては、図面が繁雑になるのを避けるために、キャパシタ
電極構造に関わらない他のＤＲＡＭセル構成要素は省略
してある。それらは、従来例に示した図４，図５と同じ
である。
する。本実施例は、０．４μｍの最小加工寸法を用いて
設計された積層型キャパシタを有するＤＲＡＭセルの製
法に関するものである。セルサイズが０．８μｍ×１．
６μｍ，キャパシタの下層電極サイズの０．４μｍ×
１．２μｍであり、先に述べた従来例と同一の大きさに
設計されている。図１（Ａ）〜（Ｄ）が断面図、図２
（Ａ）〜（Ｄ）が平面図である。図１および図２におい
ては、図面が繁雑になるのを避けるために、キャパシタ
電極構造に関わらない他のＤＲＡＭセル構成要素は省略
してある。それらは、従来例に示した図４，図５と同じ
である。
【０００９】１０20／ｃｍ3 以上の濃度にリンを含んだ
多結晶シリコン膜１を０．３μｍの厚さに、その上に第
１の非晶質シリコン膜２を０．２μｍの厚さに堆積した
後に、その積層膜を所望の電極形状に通常のＰＲ技術に
よってパターニングしたものが図１（Ａ），図２（Ａ）
である。次いで第２の非晶質シリコン膜３をＬＰＣＶＤ
法で０．１μｍの厚さに堆積して図１（Ｂ）となる。次
いで、塩素系のガスを用いた異方性ドライエッチによ
り、全面をエッチバックし、多結晶シリコン膜１と第１
の非晶質シリコン膜２から成る積層パターンの側部にの
み第２の非晶質膜３を残すと、図１（Ｃ），図２（Ｃ）
となる。この全面エッチバック工程では、電極間を完全
に分離するために、非晶質シリコン膜をおよそ０．２μ
ｍの厚さだけエッチングした。したがって、残された積
層膜の厚さは約０．４μｍとなった。次いで、薄い弗酸
により第１および第２の非晶質シリコンの表面をクリー
ニングした後に、１０-6ｔｏｒｒ６００度の真空中で１
分間アニールすると表面に粒径が約５０ｎｍの微小なシ
リコン結晶粒４を有する凸凹の下層電極５が形成され図
１（Ｄ），図２（Ｄ）となる。この後、キャパシタ用絶
縁膜の形成から通常のＤＲＡＭセル製造工程によって装
置全体を完成させる。この製造工程の熱処理は、およそ
９００℃２０分程度に相当し、この間にリンを含んだ多
結晶シリコン膜１から、第１の非晶質シリコン膜２およ
び第２の非晶質シリコン膜３中へリンが拡散し、凸凹の
下層電極５全体が均一に１０20／ｃｍ3 程度のリンを含
む構造となる。
多結晶シリコン膜１を０．３μｍの厚さに、その上に第
１の非晶質シリコン膜２を０．２μｍの厚さに堆積した
後に、その積層膜を所望の電極形状に通常のＰＲ技術に
よってパターニングしたものが図１（Ａ），図２（Ａ）
である。次いで第２の非晶質シリコン膜３をＬＰＣＶＤ
法で０．１μｍの厚さに堆積して図１（Ｂ）となる。次
いで、塩素系のガスを用いた異方性ドライエッチによ
り、全面をエッチバックし、多結晶シリコン膜１と第１
の非晶質シリコン膜２から成る積層パターンの側部にの
み第２の非晶質膜３を残すと、図１（Ｃ），図２（Ｃ）
となる。この全面エッチバック工程では、電極間を完全
に分離するために、非晶質シリコン膜をおよそ０．２μ
ｍの厚さだけエッチングした。したがって、残された積
層膜の厚さは約０．４μｍとなった。次いで、薄い弗酸
により第１および第２の非晶質シリコンの表面をクリー
ニングした後に、１０-6ｔｏｒｒ６００度の真空中で１
分間アニールすると表面に粒径が約５０ｎｍの微小なシ
リコン結晶粒４を有する凸凹の下層電極５が形成され図
１（Ｄ），図２（Ｄ）となる。この後、キャパシタ用絶
縁膜の形成から通常のＤＲＡＭセル製造工程によって装
置全体を完成させる。この製造工程の熱処理は、およそ
９００℃２０分程度に相当し、この間にリンを含んだ多
結晶シリコン膜１から、第１の非晶質シリコン膜２およ
び第２の非晶質シリコン膜３中へリンが拡散し、凸凹の
下層電極５全体が均一に１０20／ｃｍ3 程度のリンを含
む構造となる。
【００１０】本実施例においては、第２の非晶質シリコ
ン膜３として、０．１μｍの厚さを用いたから、ＰＲ技
術によって最初にパターニングされた電極形状から自己
整合的に０．１μｍ拡大された下層電極５が得られる。
図２（Ａ）に示したように、多結晶シリコン膜１と第１
の非晶質シリコン膜２との積層パターンの間隔が０．４
μｍであるから本実施例の場合には第２の非晶質シリコ
ン膜３を０．２μｍ以上の厚さにするとパターン間が埋
まってしまう。さらに、最終的に表面に５０ｎｍ（０．
０５μｍ）程度の突起が生ずることを考慮すると第２の
非晶質シリコン膜厚としては０．１５μｍ以下にする必
要があった。通常、ＰＲ技術で加工できる下層電極パタ
ーンの間隔は、最小加工寸法Ｆで設計されるから、第２
の非晶質シリコン膜厚は一般にＦ／２−０．０５μｍ以
下の厚さを選択できる。
ン膜３として、０．１μｍの厚さを用いたから、ＰＲ技
術によって最初にパターニングされた電極形状から自己
整合的に０．１μｍ拡大された下層電極５が得られる。
図２（Ａ）に示したように、多結晶シリコン膜１と第１
の非晶質シリコン膜２との積層パターンの間隔が０．４
μｍであるから本実施例の場合には第２の非晶質シリコ
ン膜３を０．２μｍ以上の厚さにするとパターン間が埋
まってしまう。さらに、最終的に表面に５０ｎｍ（０．
０５μｍ）程度の突起が生ずることを考慮すると第２の
非晶質シリコン膜厚としては０．１５μｍ以下にする必
要があった。通常、ＰＲ技術で加工できる下層電極パタ
ーンの間隔は、最小加工寸法Ｆで設計されるから、第２
の非晶質シリコン膜厚は一般にＦ／２−０．０５μｍ以
下の厚さを選択できる。
【００１１】また、本実施例において、微小なシリコン
結晶粒を成長するのに、１０-6ｔｏｒｒの真空中で加熱
したが、わずかにシランあるいはジシランガスを含んだ
減圧雰囲気で加熱した方が結晶粒を成長し易いことも判
っている。
結晶粒を成長するのに、１０-6ｔｏｒｒの真空中で加熱
したが、わずかにシランあるいはジシランガスを含んだ
減圧雰囲気で加熱した方が結晶粒を成長し易いことも判
っている。
【００１２】以上、本実施例によって形成されたキャパ
シタ下層電極の表面積は図１（Ｃ）の状態で平面積が
０．６μｍ×１．４μｍ＝０．８４μｍ2 ，側面積が２
（０．６μｍ＋１．４μｍ）×０．４μｍ＝１．６μｍ
2 ，全表面積が２．４４μｍ2、図１（Ｄ）の最終状態
で、２．４４μｍ2 ×２＝４．８８μｍ2 となる。この
値は従来例図４（Ｂ）の値３．５２μｍ2 の約１．４倍
である。
シタ下層電極の表面積は図１（Ｃ）の状態で平面積が
０．６μｍ×１．４μｍ＝０．８４μｍ2 ，側面積が２
（０．６μｍ＋１．４μｍ）×０．４μｍ＝１．６μｍ
2 ，全表面積が２．４４μｍ2、図１（Ｄ）の最終状態
で、２．４４μｍ2 ×２＝４．８８μｍ2 となる。この
値は従来例図４（Ｂ）の値３．５２μｍ2 の約１．４倍
である。
【００１３】次に他の実施例について図３（Ａ）−
（Ｄ）の断面図を用いて説明する。平面図は同一である
から省略する。リンを含んだ多結晶シリコン膜１を０．
３μｍ厚さに第１の非晶質シリコン膜２を０．１μｍの
厚さに堆積し続いてシリコン酸化膜６を１０ｎｍの厚さ
に堆積する。その後所望の電極形状にパターニングした
のが図３（Ａ）である。次いで第２の非晶質シリコン膜
３を０．１μｍの厚さに堆積して図３（Ｂ）となる。次
いで全面エッチバックにより最初にパターニングした積
層膜電極パターンの側部にのみ第２の非晶質シリコン膜
３を残すと図３（Ｃ）となる。この全面エッチバック時
にシリコン酸化膜６は、下地となる第１の非晶質シリコ
ン膜２の表面がエッチングされるのを防止する。次いで
薄い弗酸によりシリコン酸化膜６の除去と表面クリーニ
ングを同時に行った後に、実施例１と同様の方法で凸凹
の下層電極５を形成する。
（Ｄ）の断面図を用いて説明する。平面図は同一である
から省略する。リンを含んだ多結晶シリコン膜１を０．
３μｍ厚さに第１の非晶質シリコン膜２を０．１μｍの
厚さに堆積し続いてシリコン酸化膜６を１０ｎｍの厚さ
に堆積する。その後所望の電極形状にパターニングした
のが図３（Ａ）である。次いで第２の非晶質シリコン膜
３を０．１μｍの厚さに堆積して図３（Ｂ）となる。次
いで全面エッチバックにより最初にパターニングした積
層膜電極パターンの側部にのみ第２の非晶質シリコン膜
３を残すと図３（Ｃ）となる。この全面エッチバック時
にシリコン酸化膜６は、下地となる第１の非晶質シリコ
ン膜２の表面がエッチングされるのを防止する。次いで
薄い弗酸によりシリコン酸化膜６の除去と表面クリーニ
ングを同時に行った後に、実施例１と同様の方法で凸凹
の下層電極５を形成する。
【００１４】本実施例においては、第２の非晶質シリコ
ン膜エッチバック時に、第１の非晶質シリコン膜を保護
するためのシリコン酸化膜が存在するから、エッチバッ
クプロセスに余裕ができ、多少オーバーエッチを行って
も安定にパターンを形成できる。
ン膜エッチバック時に、第１の非晶質シリコン膜を保護
するためのシリコン酸化膜が存在するから、エッチバッ
クプロセスに余裕ができ、多少オーバーエッチを行って
も安定にパターンを形成できる。
【００１５】
【発明の効果】以上説明したように本発明は、リソグラ
フィー技術の限界でパターニングされる電極の核パター
ンのまわりに自己整合的に非晶質シリコンを形成するよ
うにしたので、従来技術のように該パターン表面を凸凹
化するのに比較して表面積増大効果が大きくなる。本実
施例で説明した０．４μｍの加工技術の範囲では約１．
４倍の表面積増大となる。さらに、核パターンとして高
濃度にリンを含んだシリコン材料を用いてその表面を包
むように非晶質シリコン膜を形成できるようにしたので
非晶質シリコン膜へのリンの導入に特別な付加工程なし
に、製造工程中の熱処理によって内側から自動的に行う
ことが可能となった。これにより、製造工程数を削減で
きると同時に、凸凹化された表面が高濃度のリンイオン
注入によってなまる現象が抑制される。
フィー技術の限界でパターニングされる電極の核パター
ンのまわりに自己整合的に非晶質シリコンを形成するよ
うにしたので、従来技術のように該パターン表面を凸凹
化するのに比較して表面積増大効果が大きくなる。本実
施例で説明した０．４μｍの加工技術の範囲では約１．
４倍の表面積増大となる。さらに、核パターンとして高
濃度にリンを含んだシリコン材料を用いてその表面を包
むように非晶質シリコン膜を形成できるようにしたので
非晶質シリコン膜へのリンの導入に特別な付加工程なし
に、製造工程中の熱処理によって内側から自動的に行う
ことが可能となった。これにより、製造工程数を削減で
きると同時に、凸凹化された表面が高濃度のリンイオン
注入によってなまる現象が抑制される。
【図１】図２のＸ−Ｘ′線に沿った、製造工程順の断面
図である。
図である。
【図２】本発明の一実施例の平面図である。
【図３】本発明の他の実施例の断面図である。
【図４】図５のＸ−Ｘ′線に沿った断面図である。
【図５】従来技術の平面図である。
１ リンを含んだ多結晶シリコン膜 ２ 第１の非晶質シリコン膜 ３ 第２の非晶質シリコン膜 ４ シリコン結晶粒 ５ 凸凹な下層電極 ６ シリコン酸化膜
Claims (1)
- 【請求項１】 半導体基板上に、一導電型不純物を含ん
だシリコン材料からなる核を形成する工程と、該シリコ
ン材料からなる核の露出表面を不純物を含まない非晶質
シリコン膜で選択的に被覆する工程と、減圧雰囲気中で
高温短時間アニールすることにより前記の非晶質シリコ
ン膜表面に微小な結晶粒を成長させる工程と、高温処理
によりシリコン材料の核から非晶質シリコン膜へ前記一
導電型の不純物を拡張させて非晶質シリコン膜を前記一
導電型とする工程とを含むことを特徴とする半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4162336A JP2867799B2 (ja) | 1992-06-22 | 1992-06-22 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4162336A JP2867799B2 (ja) | 1992-06-22 | 1992-06-22 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH065805A true JPH065805A (ja) | 1994-01-14 |
| JP2867799B2 JP2867799B2 (ja) | 1999-03-10 |
Family
ID=15752616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4162336A Expired - Lifetime JP2867799B2 (ja) | 1992-06-22 | 1992-06-22 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867799B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09298284A (ja) * | 1996-05-09 | 1997-11-18 | Nec Corp | 半導体容量素子の形成方法 |
| KR100230363B1 (ko) * | 1996-06-28 | 1999-11-15 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| US6335242B1 (en) | 1998-05-20 | 2002-01-01 | Nec Corporation | Method for fabricating semiconductor device having a HSG layer |
| JP2002368129A (ja) * | 2001-06-04 | 2002-12-20 | Oki Electric Ind Co Ltd | シリンダ型キャパシタおよびその製造方法 |
| KR100423908B1 (ko) * | 2000-08-31 | 2004-03-22 | 삼성전자주식회사 | 반구형 실리콘막들의 밀도 및 균일도 향상 방법 |
| KR100560583B1 (ko) * | 1997-07-14 | 2006-03-14 | 마이크론 테크놀로지, 인크. | 반구형 그레인 폴리실리콘 반도체 캐패시터 구조물 및 방법 |
-
1992
- 1992-06-22 JP JP4162336A patent/JP2867799B2/ja not_active Expired - Lifetime
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09298284A (ja) * | 1996-05-09 | 1997-11-18 | Nec Corp | 半導体容量素子の形成方法 |
| KR100230363B1 (ko) * | 1996-06-28 | 1999-11-15 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| KR100560583B1 (ko) * | 1997-07-14 | 2006-03-14 | 마이크론 테크놀로지, 인크. | 반구형 그레인 폴리실리콘 반도체 캐패시터 구조물 및 방법 |
| US6335242B1 (en) | 1998-05-20 | 2002-01-01 | Nec Corporation | Method for fabricating semiconductor device having a HSG layer |
| KR100423908B1 (ko) * | 2000-08-31 | 2004-03-22 | 삼성전자주식회사 | 반구형 실리콘막들의 밀도 및 균일도 향상 방법 |
| JP2002368129A (ja) * | 2001-06-04 | 2002-12-20 | Oki Electric Ind Co Ltd | シリンダ型キャパシタおよびその製造方法 |
| JP4579453B2 (ja) * | 2001-06-04 | 2010-11-10 | Ｏｋｉセミコンダクタ株式会社 | シリンダ型キャパシタの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2867799B2 (ja) | 1999-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19981124 |