KR0120547B1 - 캐패시터 제조방법 - Google Patents

Abstract

본 발명은 반도체 기억소자인 디램이 셀 캐패시터 제조방법에 관한 것으로, 특히 실리콘 기관(3) 상부에 형성된 절연막(4) 상에 도핑된 실리콘막(1,11,111)과 비도핑 실리콘막(2,22)을 교대로 예정된 횟수만큼 연속중착하는 단계; 상기 비도핑 실리콘막(2,22) 및 도핑된 실리콘막(111,11,1), 절연막(4)을 선택식각하여 콘택홀을 형성하는 단계; 전체 구조 상부에 비도핑 실리콘막(222)을 형성하는 단계; 열처리 단계: 및 도핑된 실리콘막 식각용 식각제에 딥하는 단계를 포함하여 이루어지는 것을 특징으로 함으로써 본 발명은 적은 공정수로 파티클 및 결함 증가로 인한 수율 저하의 원인을 제거함으로써 수율을 크게 향상시킬 수 있으며, 좁은 셀 면적에 큰 용량의 캐패시터를 확보할 수 있어 소자의 동작 특성을 크게 개선시키는 효과를 얻을 수 있다.

Description

캐패시터 제조방법

제1a도 내지 제1d도는 본 발명의 일실시예에 따른 전하저장전극 형성 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

1, 11, 111 : 도핑된 폴리실리콘막

2, 22, 222 : 도핑되지 않은 폴리실리콘막

본 발명은 반도체 제조 분야에 관한 것으로, 특히 디램 셀(DRAM cell)을 구성하는 기본 소자인 캐패시터 제조방법에 관한 것이다.

디램(DRAM)을 비롯한 반도체 소자가 고집적화 되어감에 따라 셀 면적은 급격하게 축소되나 소자의 동작을 위해서는 단위 셀 당 일정량 이상의 캐패시턴스를 확보해야 하는 어려움이 있다.

이에 따라 일정수준 이상의 전하보존용량 확보를 위해 고도의 공정기술 개발과 아울러 소자의 신뢰성 확보는 절실한 해결과제가 되고 있다.

상기와 같은 요구에 부응하여 개발된 여러 가지 3차원 구조의 전하저장전극 가운데 핀(Fin) 구조의 전하 저장전극은 그 형성 공정이 비교적 단순하여 널리 이용되어 왔다.

그러나, 셀 면적 축소에 따른 일정한 캐패시터 용량 확보를위하여 핀수를 늘여야 하고, 핀수를 늘이는 만큼 CVD 산화막과 전도층이 CVD 다결정실리콘막을 교대로 반복해서 여러층을 형성해야 함으로써 공정회수 증가에 따른 비용(cost) 증가와, 빈번한 CVD 공정은 파티클 및 결함(defect)증가로 인한 수율 저하의 원인이 되고 있다.

따라서, 상기와 같은 문제점을 해결하기 위하여 인출된 본 발명은 제조공정을 단순화하면서도 제한된 면적에서 전하저장전극의 유효 표면적을 증대시켜 초고집적 반도체 소자의 제작이 가능하도록 하는 캐패시터 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명의 캐패시터 제조방법은 소정의 하부층이 형성된 실리콘 기관 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상부에 불순물이 도핑된 폴리실리콘막 및 불순물이 도핑되지 않은 폴리실리콘막을 교번하여 다수번 적층하되, 최상부에는 불순물이 도핑된 폴리실리콘막이 형성되도록 하는 단계; 전하저장전극 콘택 형성 부위의 상기 불순물이 도핑된 폴리실리콘막, 상기 불순물이 도핑되지 않은 폴리실리콘막 및 상기 층간 절연막을 선택적 건식 식각하여 콘택홀을 형성하는 단계; 전체 구조 상부에 불순물이 도핑되지 않은 폴리실리콘막을 형성하는 단계; 폴리실리콘막의 습식 식각제에 대한 상기 불순물이 도핑된 폴리실리콘막과 상기 불순물이 도핑되지 않은 폴리실리콘막의 식각 선택비 특성을 이용하여 습식 식각하는 단계; 상기 불순물이 도핑되지 않은 폴리실리콘막 내에 불순물을 도핑시키는 단계; 및 전체 구조 표면 상에 유전막 및 플레이트 전극을 차례로 형성하는 단계를 포함하여 이루어진다.

본 발명은 하나의 공정 챔버에서 불순물 공급 가스의 양을 제어하여, 불순물이 도핑된 폴리실리콘막과 비도핑 폴리실리콘막이 반복 적층된 구조를 이루도록 하고, 불순물이 충분히 활성화될 수 있는 온도 및 시간, 예를 들어 PH₃도핑의 경우 650℃의 온도하에서 60분 정도 열처리한 후, 다결정실리콘막 식각을 위한 습식 식각제를 사용하여 불순물이 도핑된 폴리실리콘막만 선택적으로 제거하는 방식을 사용하여 핀 구조의 전하저장전극을 제조하는 기술이다.

이하, 첨부된 도면 제1a도 내지 제1d도를 참조하여 본 발명에 따른 일실시예를 상술한다.

먼저, 제1a도는 소정의 하부층 공정을 마친 실리콘 기판(3) 상의 층간 절연막(4) 상부에 하나의 챔버 내에서 연속적으로 불순물이 도핑된 폴리실리콘막(1, 11,111)과 불순물이 도핑되지 않은 폴리실리콘막(2,22)을 각각 적절한 두께로 중착한다. 이때, 각각의 두께 및 적층 수는 사용 목적에 따라 결정하며, 도핑된 폴리실리콘막(1,11,111)은 막 내에 도핑된 P(인)이 10²⁰내지 10²²원자/cm²정도의 농도 분포를 가지도록 한다. 이러한 도핑 농도는 이후의 습식 식각 공정시 도핑된 폴리실리콘막(1,11,111)과 도핑되지 않은 폴리실리콘막(2,22)의 원하는 식각 선택비를 고려하여 결정한다.

다음으로, 제1b도에 도시된 바와 같이 전하저장전극 콘택 형성을 위해 리소그래피(Lithography)공정을 사용하여 도핑된 폴리실리콘막(111,11,1), 도핑되지 않은 폴리실리콘막(22,2) 및 절연막(4)을 선택적 식각함으로써 콘택홀을 형성한다.

이어서, 제1c도에 도시된 바와 같이 전체 구조 상부에 도핑되지 않은 폴리실리콘막(222)을 중착한 다음, 전하저장전극 형성용 마스크를 이용하여 도핑된 폴리실리콘막(111,11,1) 및 도핑되지 않은 폴리실리콘막(222,22,2)를 선택적 건식 식각함으로써 전하저장전극의 선폭의 디파인 한다.

이어서, N₂분위기 및 650℃의 온도 범위에서 1시간 가량 열처리를 실시한다.

이때, 분위기 가스와 온도 및 열처리 시간은 사용 목적에 따라 절충할 수 있다. 여기서, 도핑된 폴리실리콘막(1,11,111)의 불순물들이 충분히 활성화(activation) 되는데, 이때 불순물이 도핑되지 않은 폴리실리콘막(222,22,2)으로 확산되지는 않는다. 이와 같은 조건을 만족하는 열처리시 공정 조건(anneal condition)의 선택은 상당한 주의를 요한다. 이와 같이 도핑된 폴리실리콘막이 충분히 활성화되면 후속 폴리실리콘막 습식식각시 도핑된 폴리실리콘막(111,11,1)과 도핑되지 않은 폴리실리콘막(222,22,2)간의 식각 선택비가 커지게 되므로 도핑된 폴리실리콘막의 선택적 제거가 가능해진다.

끝으로 제1d도에 도시된 바와 같이 폴리실리콘막의 습식 식각 공정을 진행하여 핀 구조의 전하저장전극 패턴(10)을 이루게 된다. 이때, 폴리실리콘막의 습식 식각제는 일반적으로 HNO₃, CH₃COOH, 순수, HF의 혼합용액을 사용하며, 그 조성비에 따라 다른 식각 특성을 나타내는데, 가령 HNO₃: CH₃COOH : 순수:HF가 30:3:X:15+(1-X), (X=0.2~1)로 혼합된 용액을 사용할 경우 도핑된 폴리실리콘막(111,11,1)과 도핑되지 않은 폴리실리콘막(222,22,2)은 10~20:1의 충분한 식각 선택비를 갖게 된다.

이후, 도핑되지 않은 폴리실리콘막으로 이루어진 전하저장전극 패턴의 전도성을 확보하기 위하여 불순물 도핑을 실시한다. 이때, 불순물 도핑은 일반적으로 사용되는 POCI₃가스를 사용한 도핑을 실시한다.

상기와 같이 이루어지는 본 발명은 핀 구조의 전하저장전극을 형성함에 있어, 종래의 CVD 절연막/폴리실리콘막의 적층공정을 폴리실리콘막의 단종 중착을 통해 원하는 핀 수를 갖는 전하저장전극을 형성할 수 있어 반도체 소자 제조시의 공정 단순화 및 제조 비용 절감 등을 기대할 수 있다.

또한, 파티클 및 결함 증가로 인한 수율 저하의 원인을 제거함으로써 수율을 크게 향상시킬 수 있으며, 좁은 셀 면적에 큰 용량의 캐패시터를 확보할 수 있어 소자의 동작 특성을 크게 개선하는 효과를 얻을 수 있다.

Claims (2)

1. 소정의 하부층이 형성된 실리콘 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상부에 불순물이 도핑된 폴리실리콘 막 및 불순물이 도핑되지 않은 폴리실리콘막을 교번하여 다수번 적층하되, 최상부에는 불순물이 도핑된 폴리실리콘막이 형성되도록 하는 단계; 전하저장전극 콘택 형성 부위의 상기 불순물이 도핑된 폴리실리콘막, 상기 불순물이 도핑되지 않은 폴리실리콘막 및 상기 층간 절연막을 선택적 건식 식각하여 콘택홀을 형성하는 단계; 전체 구조 상부에 불순물이 도핑되지 않은 폴리실리콘막을 형성하는 단계; 폴리실리콘막의 습식 식각제에 대한 상기 불순물이 도핑된 폴리실리콘막과 상기 불순물이 도핑되지 않은 폴리실리콘막의 식각 선택비 특성을 이용하여 습식 식각하는 단계; 상기 불순물이 도핑되지 않은 폴리실리콘막 내에 불순물을 도핑시키는 단계 및 전체 구조 표면 상에 유전막 및 플레이트 전극을 차례로 형성하는 단계를 포함하여 이루어진 캐패시터 제조방법.
2. 제1항에 있어서, 상기 습식 식각하는 단계 이전에, 소정의 열처리를 실시하여 상기 불순물이 도핑된 폴리실리콘막 내의 불순물을 활성화시키는 단계를 더 포함하여 이루어진 캐패시터 제조방법.