JP2839076B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
- H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
- H10D1/712—Electrodes having non-planar surfaces, e.g. formed by texturisation being rough surfaces, e.g. using hemispherical grains
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S438/00—Semiconductor device manufacturing: process
- Y10S438/964—Roughened surface
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、特にＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）における蓄積キャパシタの構造
およびその形成方法に関するものである。
製造方法に関し、特にＤＲＡＭ（ダイナミック・ランダ
ム・アクセス・メモリ）における蓄積キャパシタの構造
およびその形成方法に関するものである。
【０００２】
【従来の技術】現在のＤＲＡＭのメモリ・セルは１個の
ＭＯＳトランジスタと情報を記憶する１個のキャパシタ
とによって構成されている。キャパシタ構造としては、
プレーナ型、トレンチ型、スタックト型が知られている
がその内スタックト型が最も広く採用されている。而し
て、ＤＲＡＭでは不断に高密度化が進められており、そ
のため情報記憶用のキャパシタの占有面積も徐々に狭く
なされてきている。
ＭＯＳトランジスタと情報を記憶する１個のキャパシタ
とによって構成されている。キャパシタ構造としては、
プレーナ型、トレンチ型、スタックト型が知られている
がその内スタックト型が最も広く採用されている。而し
て、ＤＲＡＭでは不断に高密度化が進められており、そ
のため情報記憶用のキャパシタの占有面積も徐々に狭く
なされてきている。
【０００３】キャパシタの占有面積を縮小しつつなおか
つ必要な容量を確保するために、スタックトキャパシタ
では、下部電極にフィンや島状の突起を形成する〔例え
ば、「The Honeycomb-Shape Capacitor Structure for
ULSI DRAM 」，Sanggi Yu etal.,IEEE E.D.L. Vol.14,N
o.8,pp.279-281,1993、「A New Stacked SMVP（Surroun
ded Micro Villus Patterning） Cell for 256 Mega an
d 1 Giga bit DRAMs」,S.P.Sim et al.,SSDM 93,pp.886
-888,1993 〕など下部電極を凹凸のある構造に形成する
方法、下部電極の表面に微細な凹凸を形成する方法、お
よびそれらを組み合わせることが従来より行われてき
た。下部電極の表面に微細な凹凸を形成する方法は、フ
ィン等を設ける方法に比較して簡単な工程により容易に
容量の増加を図ることができる。以下に、従来の下部電
極表面の凹凸形成方法について説明する。
つ必要な容量を確保するために、スタックトキャパシタ
では、下部電極にフィンや島状の突起を形成する〔例え
ば、「The Honeycomb-Shape Capacitor Structure for
ULSI DRAM 」，Sanggi Yu etal.,IEEE E.D.L. Vol.14,N
o.8,pp.279-281,1993、「A New Stacked SMVP（Surroun
ded Micro Villus Patterning） Cell for 256 Mega an
d 1 Giga bit DRAMs」,S.P.Sim et al.,SSDM 93,pp.886
-888,1993 〕など下部電極を凹凸のある構造に形成する
方法、下部電極の表面に微細な凹凸を形成する方法、お
よびそれらを組み合わせることが従来より行われてき
た。下部電極の表面に微細な凹凸を形成する方法は、フ
ィン等を設ける方法に比較して簡単な工程により容易に
容量の増加を図ることができる。以下に、従来の下部電
極表面の凹凸形成方法について説明する。
【０００４】図５（ａ）〜（ｄ）は、特開平３−１３９
８８２号公報により提案された、この種の下部電極を有
するＤＲＡＭセルの製造方法を示す工程順断面図である
（以下、これを第１の従来例と記す）。まず、図５
（ａ）に示すように、シリコン基板１の表面に素子分離
酸化膜２を形成し、この素子分離酸化膜２で分離された
素子領域にゲート酸化膜４を形成した後、ワード線５お
よび不純物拡散層３を形成し、ボロン（Ｂ）やリン
（Ｐ）を含有するＢＰＳＧ膜などからなる層間絶縁膜６
を形成して素子分離酸化膜２やワード線５の段差を平坦
化する。
８８２号公報により提案された、この種の下部電極を有
するＤＲＡＭセルの製造方法を示す工程順断面図である
（以下、これを第１の従来例と記す）。まず、図５
（ａ）に示すように、シリコン基板１の表面に素子分離
酸化膜２を形成し、この素子分離酸化膜２で分離された
素子領域にゲート酸化膜４を形成した後、ワード線５お
よび不純物拡散層３を形成し、ボロン（Ｂ）やリン
（Ｐ）を含有するＢＰＳＧ膜などからなる層間絶縁膜６
を形成して素子分離酸化膜２やワード線５の段差を平坦
化する。
【０００５】次に、図５（ｂ）に示すように、層間絶縁
膜６を選択的に除去して不純物拡散層３に至るコンタク
トホール７を開孔し、キャパシタ下部電極を形成するた
めのタングステンシリサイド膜１４とポリシリコン膜１
５を順に堆積する。この時、ポリシリコン膜１５には、
１０21ｃｍ-3程度の高濃度のリンを含有させる。続い
て、１７０℃程度に加熱したリン酸に１０〜２０分間浸
漬する。これにより、ポリシリコン膜１５の結晶粒界が
エッチングされ、表面に凹凸が形成される。ここで、タ
ングステンシリサイド膜１４は、ポリシリコン膜１５の
凹部がエッチングされ、断線するのを防ぐ役割を果たし
ている。
膜６を選択的に除去して不純物拡散層３に至るコンタク
トホール７を開孔し、キャパシタ下部電極を形成するた
めのタングステンシリサイド膜１４とポリシリコン膜１
５を順に堆積する。この時、ポリシリコン膜１５には、
１０21ｃｍ-3程度の高濃度のリンを含有させる。続い
て、１７０℃程度に加熱したリン酸に１０〜２０分間浸
漬する。これにより、ポリシリコン膜１５の結晶粒界が
エッチングされ、表面に凹凸が形成される。ここで、タ
ングステンシリサイド膜１４は、ポリシリコン膜１５の
凹部がエッチングされ、断線するのを防ぐ役割を果たし
ている。
【０００６】このポリシリコン膜１５とタングステンシ
リサイド膜１４を加工して、キャパシタ下部電極１１を
形成する〔図５（ｃ）〕。この後、容量絶縁膜１２とキ
ャパシタ上部電極１３を堆積して、ＤＲＡＭの蓄積キャ
パシタの製作を完了する〔図５（ｄ）〕。
リサイド膜１４を加工して、キャパシタ下部電極１１を
形成する〔図５（ｃ）〕。この後、容量絶縁膜１２とキ
ャパシタ上部電極１３を堆積して、ＤＲＡＭの蓄積キャ
パシタの製作を完了する〔図５（ｄ）〕。
【０００７】図６（ａ）〜（ｆ）は、「A New Cylindri
cal Capacitor Using Hemispherical Grained Si（HSG-
Si） for 256Mb DRAMs」,H.Watanabe et al.,IEDM 92,p
p.259-262,1992において提案された、凹凸の形成された
下部電極を有するキャパシタの製造方法を示す工程順断
面図である（以下、これを第２の従来例と記す）。ま
ず、図６（ａ）に示すように、シリコン基板１上に層間
絶縁膜６を形成しその上にＨＴＯと呼ばれる高温ＣＶＤ
酸化膜６ａを堆積した後、シリコン基板の表面を露出さ
せるコンタクトホールを開孔し、該コンタクトホールを
ポリシリコンプラグ１６により埋め込む。
cal Capacitor Using Hemispherical Grained Si（HSG-
Si） for 256Mb DRAMs」,H.Watanabe et al.,IEDM 92,p
p.259-262,1992において提案された、凹凸の形成された
下部電極を有するキャパシタの製造方法を示す工程順断
面図である（以下、これを第２の従来例と記す）。ま
ず、図６（ａ）に示すように、シリコン基板１上に層間
絶縁膜６を形成しその上にＨＴＯと呼ばれる高温ＣＶＤ
酸化膜６ａを堆積した後、シリコン基板の表面を露出さ
せるコンタクトホールを開孔し、該コンタクトホールを
ポリシリコンプラグ１６により埋め込む。
【０００８】次に、図６（ｂ）に示すように、リンドー
プの非晶質シリコン膜１７およびＢＰＳＧ膜１８を堆積
し、所定のパターンに加工する。次いで、リンドープの
非晶質シリコン膜の堆積とそのエッチバックにより有底
円筒形状の非晶質シリコン膜１７ａを形成〔図６
（ｃ）〕した後、気相ＨＦエッチング法によりＢＰＳＧ
膜１８を除去する〔図６（ｄ）〕。
プの非晶質シリコン膜１７およびＢＰＳＧ膜１８を堆積
し、所定のパターンに加工する。次いで、リンドープの
非晶質シリコン膜の堆積とそのエッチバックにより有底
円筒形状の非晶質シリコン膜１７ａを形成〔図６
（ｃ）〕した後、気相ＨＦエッチング法によりＢＰＳＧ
膜１８を除去する〔図６（ｄ）〕。
【０００９】続いて、超高真空チャンバ内において非晶
質シリコン膜１７ａにＳｉ2 Ｈ6 分子を照射し５８０℃
でアニーリングを施すシーディング（seeding ）を行
い、さらに８００℃のアニーリングを行ってＨＳＧ（ H
emispherical Grained）構造のキャパシタ下部電極１１
を形成する〔図６（ｅ）〕。その後、容量絶縁膜１２と
キャパシタ上部電極１３とを堆積してキャパシタの製作
を完了する〔図６（ｆ）〕。
質シリコン膜１７ａにＳｉ2 Ｈ6 分子を照射し５８０℃
でアニーリングを施すシーディング（seeding ）を行
い、さらに８００℃のアニーリングを行ってＨＳＧ（ H
emispherical Grained）構造のキャパシタ下部電極１１
を形成する〔図６（ｅ）〕。その後、容量絶縁膜１２と
キャパシタ上部電極１３とを堆積してキャパシタの製作
を完了する〔図６（ｆ）〕。
【００１０】また、図７（ａ）〜（ｄ）は、特開平４−
１５２６６８号公報にて提案されたＤＲＡＭメモリセル
の製造方法を示す工程順断面図である（以下、これを第
３の従来例と記す）。まず、図７（ａ）に示すように、
シリコン基板１上に素子分離酸化膜２、ゲート酸化膜４
を形成した後、リンドープされたポリシリコン膜１９と
タングステンシリサイド膜２０を形成する。ここで、タ
ングステンシリサイド膜２０は、タングステン１に対し
てシリコン２．２以下のタングステンリッチの膜に形成
する。
１５２６６８号公報にて提案されたＤＲＡＭメモリセル
の製造方法を示す工程順断面図である（以下、これを第
３の従来例と記す）。まず、図７（ａ）に示すように、
シリコン基板１上に素子分離酸化膜２、ゲート酸化膜４
を形成した後、リンドープされたポリシリコン膜１９と
タングステンシリサイド膜２０を形成する。ここで、タ
ングステンシリサイド膜２０は、タングステン１に対し
てシリコン２．２以下のタングステンリッチの膜に形成
する。
【００１１】次に、酸素雰囲気中で９００℃、１５分程
度の熱処理を施す。この熱処理により、タングステンシ
リサイド膜２０の表面には凹凸が形成される。次いで、
タングステンシリサイド膜２０およびポリシリコン膜１
９をパターンニングしてワード線５を形成し、このワー
ド線５をマスクとしてリンをイオン注入して不純物拡散
層３を形成する〔図７（ｂ）〕。次に、図７（ｃ）に示
すように、ワード線５上部の凹凸を反映する程度の厚さ
の薄い層間絶縁膜２１を堆積し、コンタクトホール７を
開孔する。次に、キャパシタの下部電極を形成するため
のポリシリコン膜２２を堆積する。ポリシリコン膜２２
は、層間絶縁膜２１表面の凹凸を反映するような膜厚に
する。
度の熱処理を施す。この熱処理により、タングステンシ
リサイド膜２０の表面には凹凸が形成される。次いで、
タングステンシリサイド膜２０およびポリシリコン膜１
９をパターンニングしてワード線５を形成し、このワー
ド線５をマスクとしてリンをイオン注入して不純物拡散
層３を形成する〔図７（ｂ）〕。次に、図７（ｃ）に示
すように、ワード線５上部の凹凸を反映する程度の厚さ
の薄い層間絶縁膜２１を堆積し、コンタクトホール７を
開孔する。次に、キャパシタの下部電極を形成するため
のポリシリコン膜２２を堆積する。ポリシリコン膜２２
は、層間絶縁膜２１表面の凹凸を反映するような膜厚に
する。
【００１２】このポリシリコン膜２２をワード線５の一
部に重なるようにパターニングしてキャパシタ下部電極
１１を形成する。この下部電極１１は、ワード線５上面
の凹凸の影響で、ワード線５に重なる部分は、表面が凹
凸になっている。この後、容量絶縁膜１２、キャパシタ
上部電極１３を形成してＤＲＡＭのメモリセルの製作を
完了する〔図７（ｄ）〕。
部に重なるようにパターニングしてキャパシタ下部電極
１１を形成する。この下部電極１１は、ワード線５上面
の凹凸の影響で、ワード線５に重なる部分は、表面が凹
凸になっている。この後、容量絶縁膜１２、キャパシタ
上部電極１３を形成してＤＲＡＭのメモリセルの製作を
完了する〔図７（ｄ）〕。
【００１３】
【発明が解決しようとする課題】上述した従来の方法に
は以下のような問題点がある。すなわち、第１の従来例
（図５）の方法では、ポリシリコン膜１５の表面を凹凸
にするために熱リン酸によりポリシリコンの粒界をエッ
チングする。そこで、過剰なエッチングによるポリシリ
コン膜１５の断線を防ぐためにタングステンシリサイド
膜１４等の高融点金属シリサイドの下地層が必要とな
る。
は以下のような問題点がある。すなわち、第１の従来例
（図５）の方法では、ポリシリコン膜１５の表面を凹凸
にするために熱リン酸によりポリシリコンの粒界をエッ
チングする。そこで、過剰なエッチングによるポリシリ
コン膜１５の断線を防ぐためにタングステンシリサイド
膜１４等の高融点金属シリサイドの下地層が必要とな
る。
【００１４】しかしながら、一般的に、高融点金属シリ
サイドのコンタクトホール被覆性はポリシリコンに比較
して悪いので、コンタクトホール７の径が小さくなると
高融点金属シリサイドで、コンタクトホール７を埋め込
むことができなくなる。さらに、エッチングによる凹凸
形成のためのエッチングによりポリシリコン膜１５の膜
厚が減少して下部電極の高さが低くなり容量不足を招く
というという問題も起こる。また、エッチングによって
凹凸を形成する場合にはキャパシタの容量のバラツキが
大きくなりやすい。
サイドのコンタクトホール被覆性はポリシリコンに比較
して悪いので、コンタクトホール７の径が小さくなると
高融点金属シリサイドで、コンタクトホール７を埋め込
むことができなくなる。さらに、エッチングによる凹凸
形成のためのエッチングによりポリシリコン膜１５の膜
厚が減少して下部電極の高さが低くなり容量不足を招く
というという問題も起こる。また、エッチングによって
凹凸を形成する場合にはキャパシタの容量のバラツキが
大きくなりやすい。
【００１５】上述した第２の従来例（図６）の方法で
は、非晶質シリコン膜にシーディングを行うために、超
高真空のシーディング装置が必要となり、さらにシーデ
ィングの前には、電極表面に自然酸化膜が成長しないよ
うな環境管理が必要となるなど高度の工程管理が要求さ
れる。
は、非晶質シリコン膜にシーディングを行うために、超
高真空のシーディング装置が必要となり、さらにシーデ
ィングの前には、電極表面に自然酸化膜が成長しないよ
うな環境管理が必要となるなど高度の工程管理が要求さ
れる。
【００１６】また、図７に記載した第３の従来例の方法
では、層間絶縁膜２１を厚く堆積するとタングステンシ
リサイド膜に凹凸を形成したことの効果が消滅してしま
う。すなわち、層間絶縁膜２１を厚く堆積して、ワード
線５の段差を平坦化してしまうと、ワード線５上部のタ
ングステンシリサイド膜２０の凹凸が平坦になってしま
い、下部電極の表面積の増加が望めなくなってしまう。
したがって、この方法では、ワード線５の段差を平坦化
することができず、上層配線の加工が困難になる。さら
にタングステンシリサイドを酸化して表面を凹凸にする
方法では、酸化したタングステンが剥がれてゴミになる
などの問題も起こる。
では、層間絶縁膜２１を厚く堆積するとタングステンシ
リサイド膜に凹凸を形成したことの効果が消滅してしま
う。すなわち、層間絶縁膜２１を厚く堆積して、ワード
線５の段差を平坦化してしまうと、ワード線５上部のタ
ングステンシリサイド膜２０の凹凸が平坦になってしま
い、下部電極の表面積の増加が望めなくなってしまう。
したがって、この方法では、ワード線５の段差を平坦化
することができず、上層配線の加工が困難になる。さら
にタングステンシリサイドを酸化して表面を凹凸にする
方法では、酸化したタングステンが剥がれてゴミになる
などの問題も起こる。
【００１７】本発明はこのような従来例の問題点に鑑み
てなされたものであって、その目的は、微細化されたメ
モリセルにおいても、高価な装置を使用することなく、
容易な方法で、蓄積キャパシタの表面積を増大させるこ
とができるようにすることである。
てなされたものであって、その目的は、微細化されたメ
モリセルにおいても、高価な装置を使用することなく、
容易な方法で、蓄積キャパシタの表面積を増大させるこ
とができるようにすることである。
【００１８】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、半導体基板上の層間絶縁膜に開設
されたコンタクトホールを介してＭＯＳトランジスタの
ソース・ドレイン領域の一方に接続されたキャパシタ下
部電極と、前記キャパシタ下部電極上に形成された容量
絶縁膜と、前記容量絶縁膜上に形成されたキャパシタ上
部電極とを有する半導体装置において、前記キャパシタ
下部電極の少なくとも前記容量絶縁膜に接する部分はそ
の表面に多結晶化により形成された微細な凹凸を有する
タングステンシリサイド膜により形成されていることを
特徴とする半導体装置、が提供される。
め、本発明によれば、半導体基板上の層間絶縁膜に開設
されたコンタクトホールを介してＭＯＳトランジスタの
ソース・ドレイン領域の一方に接続されたキャパシタ下
部電極と、前記キャパシタ下部電極上に形成された容量
絶縁膜と、前記容量絶縁膜上に形成されたキャパシタ上
部電極とを有する半導体装置において、前記キャパシタ
下部電極の少なくとも前記容量絶縁膜に接する部分はそ
の表面に多結晶化により形成された微細な凹凸を有する
タングステンシリサイド膜により形成されていることを
特徴とする半導体装置、が提供される。
【００１９】また、本発明によれば、（１）ＭＯＳトラ
ンジスタが形成された半導体基板上に層間絶縁膜を形成
する工程と、（２）前記ＭＯＳトランジスタのソース・
ドレイン領域の一方の領域の表面を露出させるコンタク
トホールを形成する工程と、（３）前記コンタクトホー
ルを介して前記ソース・ドレイン領域の一方と接触する
下地導電層を形成する工程と、（４）前記下地導電層上
に不純物を含有する非晶質状態のタングステンシリサイ
ド膜を形成する工程と、（５）熱処理を行って前記タン
グステンシリサイド膜を多結晶化してその表面に凹凸を
形成する工程と、（６）前記タングステンシリサイド膜
および前記下地導電層をパターンニングしてキャパシタ
下部電極を形成する工程と、（７）前記キャパシタ下部
電極上に容量絶縁膜およびキャパシタ上部電極を形成す
る工程と、を有する半導体装置の製造方法、が提供され
る。
ンジスタが形成された半導体基板上に層間絶縁膜を形成
する工程と、（２）前記ＭＯＳトランジスタのソース・
ドレイン領域の一方の領域の表面を露出させるコンタク
トホールを形成する工程と、（３）前記コンタクトホー
ルを介して前記ソース・ドレイン領域の一方と接触する
下地導電層を形成する工程と、（４）前記下地導電層上
に不純物を含有する非晶質状態のタングステンシリサイ
ド膜を形成する工程と、（５）熱処理を行って前記タン
グステンシリサイド膜を多結晶化してその表面に凹凸を
形成する工程と、（６）前記タングステンシリサイド膜
および前記下地導電層をパターンニングしてキャパシタ
下部電極を形成する工程と、（７）前記キャパシタ下部
電極上に容量絶縁膜およびキャパシタ上部電極を形成す
る工程と、を有する半導体装置の製造方法、が提供され
る。
【００２０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１（ａ）〜（ｃ）および図２
（ａ）、（ｂ）は、本発明の第１の実施例の半導体装置
の製造方法を説明するための工程順断面図である。図は
ＤＲＡＭにおけるメモリセルの一部の断面を示してい
る。まず、図１（ａ）に示すように、シリコン基板１上
に、素子分離酸化膜２、ゲート酸化膜４、ワード線５、
不純物拡散層３を公知の方法で形成し、ＢＰＳＧ膜など
からなる層間絶縁膜６を堆積することにより、素子分離
酸化膜２とワード線５により生じた段差を平坦化する。
て説明する。 ［第１の実施例］図１（ａ）〜（ｃ）および図２
（ａ）、（ｂ）は、本発明の第１の実施例の半導体装置
の製造方法を説明するための工程順断面図である。図は
ＤＲＡＭにおけるメモリセルの一部の断面を示してい
る。まず、図１（ａ）に示すように、シリコン基板１上
に、素子分離酸化膜２、ゲート酸化膜４、ワード線５、
不純物拡散層３を公知の方法で形成し、ＢＰＳＧ膜など
からなる層間絶縁膜６を堆積することにより、素子分離
酸化膜２とワード線５により生じた段差を平坦化する。
【００２１】次に、不純物拡散層３と蓄積キャパシタを
接続するコンタクトホール７を開孔し、化学気相堆積
（ＣＶＤ）法などによりポリシリコン膜８を堆積する。
このとき、図１（ｂ）に示すように、コンタクトホール
７内をポリシリコン膜で埋め込む。続いて、非晶質のタ
ングステンシリサイド膜９を１０００〜８０００Å程度
の膜厚に堆積する。非晶質のタングステンシリサイドは
４００〜６００℃程度の基板温度でスパッタ法またはＣ
ＶＤ法により堆積する。このとき、タングステンシリサ
イドの組成比がタングステン１に対しシリコンが２．２
〜３．０のシリコンリッチの膜になるようにする。
接続するコンタクトホール７を開孔し、化学気相堆積
（ＣＶＤ）法などによりポリシリコン膜８を堆積する。
このとき、図１（ｂ）に示すように、コンタクトホール
７内をポリシリコン膜で埋め込む。続いて、非晶質のタ
ングステンシリサイド膜９を１０００〜８０００Å程度
の膜厚に堆積する。非晶質のタングステンシリサイドは
４００〜６００℃程度の基板温度でスパッタ法またはＣ
ＶＤ法により堆積する。このとき、タングステンシリサ
イドの組成比がタングステン１に対しシリコンが２．２
〜３．０のシリコンリッチの膜になるようにする。
【００２２】次に、このタングステンシリサイド膜９に
ヒ素をイオン注入する。ヒ素のドーズ量は、１×１０15
〜１×１０17ｃｍ-2とする。ヒ素はタングステンシリサ
イド膜９を堆積するときに同時に含有させてもよい。
ヒ素をイオン注入する。ヒ素のドーズ量は、１×１０15
〜１×１０17ｃｍ-2とする。ヒ素はタングステンシリサ
イド膜９を堆積するときに同時に含有させてもよい。
【００２３】その後、図１（ｃ）に示すように、タング
ステンシリサイド膜９が結晶化しないような４００〜５
００℃の基板温度で、キャップ酸化膜１０を堆積する。
続いて、窒素雰囲気中で８００〜９００℃、１０分間程
度熱処理を施す。この熱処理により、タングステンシリ
サイド膜９は結晶化し、表面に凹凸を有するようにな
る。続いて、キャップ酸化膜１０をフッ酸で除去する。
図３に、ここまでの製造過程を経たタングステンシリサ
イドの表面を電子顕微鏡で観察した写真を示す。タング
ステンシリサイド表面は８５０℃の熱処理を施すことに
より、１００〜５００Å程度の凹凸が均一に形成されて
いる。
ステンシリサイド膜９が結晶化しないような４００〜５
００℃の基板温度で、キャップ酸化膜１０を堆積する。
続いて、窒素雰囲気中で８００〜９００℃、１０分間程
度熱処理を施す。この熱処理により、タングステンシリ
サイド膜９は結晶化し、表面に凹凸を有するようにな
る。続いて、キャップ酸化膜１０をフッ酸で除去する。
図３に、ここまでの製造過程を経たタングステンシリサ
イドの表面を電子顕微鏡で観察した写真を示す。タング
ステンシリサイド表面は８５０℃の熱処理を施すことに
より、１００〜５００Å程度の凹凸が均一に形成されて
いる。
【００２４】次に、図２（ａ）に示すように、タングス
テンシリサイド膜９とポリシリコン膜８をパターンニン
グしてキャパシタ下部電極１１を形成する。この後、従
来方法と同様に容量絶縁膜１２とキャパシタ上部電極１
３を形成すれば、図２（ｂ）に示されるＤＲＡＭのメモ
リセルが完成する。
テンシリサイド膜９とポリシリコン膜８をパターンニン
グしてキャパシタ下部電極１１を形成する。この後、従
来方法と同様に容量絶縁膜１２とキャパシタ上部電極１
３を形成すれば、図２（ｂ）に示されるＤＲＡＭのメモ
リセルが完成する。
【００２５】［第２の実施例］図４（ａ）〜（ｃ）は、
本発明の第２の実施例の半導体装置の製造方法を説明す
るための工程順断面図である。第２の実施例では、不純
物を注入したタングステンシリサイドを非晶質の状態で
パターンニングし、その後、熱処理を施して側面にも凹
凸を形成する。コンタクトホール７を開孔し、ポリシリ
コン膜８と非晶質のタングステンシリサイド膜９を堆積
し、不純物を注入する図１（ｂ）に示す工程までは、第
１の実施例の場合と同様である。
本発明の第２の実施例の半導体装置の製造方法を説明す
るための工程順断面図である。第２の実施例では、不純
物を注入したタングステンシリサイドを非晶質の状態で
パターンニングし、その後、熱処理を施して側面にも凹
凸を形成する。コンタクトホール７を開孔し、ポリシリ
コン膜８と非晶質のタングステンシリサイド膜９を堆積
し、不純物を注入する図１（ｂ）に示す工程までは、第
１の実施例の場合と同様である。
【００２６】次に、図４（ａ）に示すように、非晶質の
タングステンシリサイド膜９とポリシリコン膜８をパタ
ーンニングしてキャパシタ下部電極１１を形成する。そ
の後、キャップ酸化膜を堆積（図示省略）し、窒素雰囲
気で８００〜９００℃、１０分間程度の熱処理を行い、
タングステンシリサイド膜９の上面および側面に凹凸を
形成する。次に、キャップ酸化膜をフッ酸を用いて除去
する〔図４（ｂ）〕。
タングステンシリサイド膜９とポリシリコン膜８をパタ
ーンニングしてキャパシタ下部電極１１を形成する。そ
の後、キャップ酸化膜を堆積（図示省略）し、窒素雰囲
気で８００〜９００℃、１０分間程度の熱処理を行い、
タングステンシリサイド膜９の上面および側面に凹凸を
形成する。次に、キャップ酸化膜をフッ酸を用いて除去
する〔図４（ｂ）〕。
【００２７】その後、第１の実施例の場合と同様に容量
絶縁膜１２とキャパシタ上部電極１３を形成する〔図４
（ｃ）〕。第２の実施例では、キャパシタの下部電極と
なるタングステンシリサイド膜９が上面ばかりでなく側
面も凹凸になり、表面積が増えるため第１の実施例に比
べて蓄積容量が大きくなる。
絶縁膜１２とキャパシタ上部電極１３を形成する〔図４
（ｃ）〕。第２の実施例では、キャパシタの下部電極と
なるタングステンシリサイド膜９が上面ばかりでなく側
面も凹凸になり、表面積が増えるため第１の実施例に比
べて蓄積容量が大きくなる。
【００２８】
【発明の効果】以上説明したように、本発明による半導
体装置の製造方法は、タングステンシリサイドの結晶化
により凹凸を形成するものであるので、プロセスは容易
であり、またウェットエッチングや酸化などで膜を部分
的に除去することにより凹凸を形成する方法に比較し
て、凹凸が均一にでき、堆積した膜は減少しない。ま
た、第２の実施例によれば、タングステンシリサイド膜
の表面だけでなく、側面も凹凸にすることができるの
で、タングステンシリサイド膜の表面積をより大きくす
ることができる。したがって、微細化されたメモリセル
においても安定して大きな蓄積容量を得ることができ
る。
体装置の製造方法は、タングステンシリサイドの結晶化
により凹凸を形成するものであるので、プロセスは容易
であり、またウェットエッチングや酸化などで膜を部分
的に除去することにより凹凸を形成する方法に比較し
て、凹凸が均一にでき、堆積した膜は減少しない。ま
た、第２の実施例によれば、タングステンシリサイド膜
の表面だけでなく、側面も凹凸にすることができるの
で、タングステンシリサイド膜の表面積をより大きくす
ることができる。したがって、微細化されたメモリセル
においても安定して大きな蓄積容量を得ることができ
る。
【図１】本発明の第１の実施例の半導体装置の製造方法
を説明するための工程順断面図の一部。
を説明するための工程順断面図の一部。
【図２】本発明の第１の実施例の半導体装置の製造方法
を説明するための、図１の工程に続く工程での工程順断
面図。
を説明するための、図１の工程に続く工程での工程順断
面図。
【図３】本発明の第１の実施例により形成されたタング
ステンシリサイド膜の粒子構造を示す電子顕微鏡写真。
ステンシリサイド膜の粒子構造を示す電子顕微鏡写真。
【図４】本発明の第２の実施例の半導体装置の製造方法
を説明するための工程順断面図。
を説明するための工程順断面図。
【図５】第１の従来例を説明するための工程順断面図。
【図６】第２の従来例を説明するための工程順断面図。
【図７】第３の従来例を説明するための工程順断面図。
１ シリコン基板 ２ 素子分離酸化膜 ３ 不純物拡散層 ４ ゲート酸化膜 ５ ワード線 ６ 層間絶縁膜 ６ａ 高温ＣＶＤ酸化膜 ７ コンタクトホール ８ ポリシリコン膜 ９ タングステンシリサイド膜 １０ キャップ酸化膜 １１ キャパシタ下部電極 １２ 容量絶縁膜 １３ キャパシタ上部電極 １４ タングステンシリサイド膜 １５ ポリシリコン膜 １６ ポリシリコンプラグ １７、１７ａ 非晶質シリコン膜 １８ ＢＰＳＧ膜 １９ ポリシリコン膜 ２０ タングステンシリサイド膜 ２１ 薄い層間絶縁膜 ２２ ポリシリコン膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/108 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (8)
- 【請求項１】 半導体基板上の層間絶縁膜に開設された
コンタクトホールを介してＭＯＳトランジスタのソース
・ドレイン領域の一方に接続された、２層の導電層によ
り形成されたキャパシタ下部電極と、前記キャパシタ下
部電極上に形成された容量絶縁膜と、前記容量絶縁膜上
に形成されたキャパシタ上部電極とを有する半導体装置
において、前記キャパシタ下部電極の上層の導電層はタ
ングステンシリサイド膜により形成され、かつ、該タン
グステンシリサイド膜はその表面に多結晶化により形成
された微細な凹凸を有していることを特徴とする半導体
装置。 - 【請求項２】 前記タングステンシリサイド膜にはヒ素
がドープされていることを特徴とする請求項１記載の半
導体装置。 - 【請求項３】 （１）ＭＯＳトランジスタが形成された
半導体基板上に層間絶縁膜を形成する工程と、 （２）前記ＭＯＳトランジスタのソース・ドレイン領域
の一方の領域の表面を露出させるコンタクトホールを形
成する工程と、 （３）前記コンタクトホールを介して前記ソース・ドレ
イン領域の一方と接触する下地導電層を形成する工程
と、 （４）前記下地導電層上に不純物を含有する非晶質状態
のタングステンシリサイド膜を形成する工程と、 （５）熱処理を行って前記タングステンシリサイド膜を
多結晶化してその表面に凹凸を形成する工程と、 （６）前記タングステンシリサイド膜および前記下地導
電層をパターンニングしてキャパシタ下部電極を形成す
る工程と、 （７）前記キャパシタ下部電極上に容量絶縁膜およびキ
ャパシタ上部電極を形成する工程と、を有する半導体装
置の製造方法。 - 【請求項４】 前記第（５）の熱処理工程と前記第
（６）のパターンニング工程とが逆の順序で行われるこ
とを特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記第（５）の熱処理工程に先立って前
記タングステンシリサイド膜上に該タングステンシリサ
イド膜が多結晶化しない条件でシリコン酸化膜を形成
し、熱処理終了後に該シリコン酸化膜を除去することを
特徴とする請求項３または４記載の半導体装置の製造方
法。 - 【請求項６】 前記第（４）の工程においてタングステ
ンシリサイド膜に含有せしめられる不純物がヒ素である
ことを特徴とする請求項３または４記載の半導体装置の
製造方法。 - 【請求項７】 前記第（５）の工程における熱処理が８
００〜９００℃の温度範囲で行われることを特徴とする
請求項３または４記載の半導体装置の製造方法。 - 【請求項８】 前記第（４）の工程において形成される
タングステンシリサイド膜は、その組成比がタングステ
ン１に対しシリコンが２．２〜３．０のシリコンリッチ
の膜であることを特徴とする請求項３または４記載の半
導体装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP7135604A JP2839076B2 (ja) | 1995-05-11 | 1995-05-11 | 半導体装置およびその製造方法 |
| US08/644,244 US5656529A (en) | 1995-05-11 | 1996-05-10 | Method for manufacturing highly-integrated capacitor |
| KR1019960015678A KR100239009B1 (ko) | 1995-05-11 | 1996-05-11 | 고집적 커패시터 및 그 제조방법 |
| TW085105651A TW320758B (ja) | 1995-05-11 | 1996-05-14 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7135604A JP2839076B2 (ja) | 1995-05-11 | 1995-05-11 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08306882A JPH08306882A (ja) | 1996-11-22 |
| JP2839076B2 true JP2839076B2 (ja) | 1998-12-16 |
Family
ID=15155705
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Country | Link |
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| TW (1) | TW320758B (ja) |
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| US5665611A (en) * | 1996-01-31 | 1997-09-09 | Micron Technology, Inc. | Method of forming a thin film transistor using fluorine passivation |
| JPH09307076A (ja) * | 1996-05-16 | 1997-11-28 | Nec Corp | 半導体装置の製造方法 |
| US5854127A (en) * | 1997-03-13 | 1998-12-29 | Micron Technology, Inc. | Method of forming a contact landing pad |
| TW396646B (en) * | 1997-09-11 | 2000-07-01 | Lg Semicon Co Ltd | Manufacturing method of semiconductor devices |
| JP3523093B2 (ja) * | 1997-11-28 | 2004-04-26 | 株式会社東芝 | 半導体装置およびその製造方法 |
| US6143617A (en) * | 1998-02-23 | 2000-11-07 | Taiwan Semiconductor Manufacturing Company | Composite capacitor electrode for a DRAM cell |
| US6004857A (en) * | 1998-09-17 | 1999-12-21 | Taiwan Semiconductor Manufacturing Company | Method to increase DRAM capacitor via rough surface storage node plate |
| TW451470B (en) | 1999-02-23 | 2001-08-21 | Infineon Technologies Ag | Miniaturized capacitor with solid-dielectric especially for integrated semiconductor-memory, for example, DRAMs, and its production method |
| US6274472B1 (en) * | 2000-01-21 | 2001-08-14 | Advanced Micro Devices, Inc. | Tungsten interconnect method |
| US6277744B1 (en) | 2000-01-21 | 2001-08-21 | Advanced Micro Devices, Inc. | Two-level silane nucleation for blanket tungsten deposition |
| US6284636B1 (en) | 2000-01-21 | 2001-09-04 | Advanced Micro Devices, Inc. | Tungsten gate method and apparatus |
| KR20010076660A (ko) * | 2000-01-27 | 2001-08-16 | 박종섭 | 커패시터 제조방법 |
| JP4567167B2 (ja) * | 2000-09-18 | 2010-10-20 | 東京エレクトロン株式会社 | 半導体装置およびその製造方法 |
| JP2002261257A (ja) | 2001-03-05 | 2002-09-13 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US6933243B2 (en) * | 2002-02-06 | 2005-08-23 | Applied Materials, Inc. | High selectivity and residue free process for metal on thin dielectric gate etch application |
| KR100505413B1 (ko) * | 2002-06-28 | 2005-08-04 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조방법 |
| KR20040006499A (ko) * | 2002-07-12 | 2004-01-24 | 주식회사 하이닉스반도체 | 디램 및 엠디엘 소자의 셀 캐패시터 형성방법 |
| JP4307919B2 (ja) * | 2003-06-27 | 2009-08-05 | 三洋電機株式会社 | 半導体装置の製造方法 |
| FR2871935A1 (fr) * | 2004-06-18 | 2005-12-23 | St Microelectronics Crolles 2 | Circuit integre comprenant un condensateur a elecrodes metalliques et procede de fabrication d'un tel condensateur |
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| JPS62281351A (ja) * | 1986-05-29 | 1987-12-07 | Nec Corp | 半導体装置の製造方法 |
| JPH03139882A (ja) * | 1989-10-26 | 1991-06-14 | Oki Electric Ind Co Ltd | 半導体記憶装置の製造方法 |
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| JPH04177760A (ja) * | 1990-11-09 | 1992-06-24 | Matsushita Electric Ind Co Ltd | 半導体記憶装置およびその製造方法 |
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| US5554558A (en) * | 1995-02-13 | 1996-09-10 | Taiwan Semiconductor Manufacturing Company | Method of making high precision w-polycide-to-poly capacitors in digital/analog process |
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| Publication number | Publication date |
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| KR100239009B1 (ko) | 2000-01-15 |
| TW320758B (ja) | 1997-11-21 |
| JPH08306882A (ja) | 1996-11-22 |
| US5656529A (en) | 1997-08-12 |
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