JPH0244776A - 絶縁ゲートバイポーラトランジスタ - Google Patents
絶縁ゲートバイポーラトランジスタInfo
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- JPH0244776A JPH0244776A JP63195488A JP19548888A JPH0244776A JP H0244776 A JPH0244776 A JP H0244776A JP 63195488 A JP63195488 A JP 63195488A JP 19548888 A JP19548888 A JP 19548888A JP H0244776 A JPH0244776 A JP H0244776A
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- Japan
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Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
- H10D12/441—Vertical IGBTs
Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、バイポーラトランジスタのベース電流をＭＯ
ＳＦＥＴより供給する絶縁ゲート形バイポーラトランジ
スタにおいて、逆方向に電流が流れないようにした絶縁
ゲートバイポーラトランジスタに関する。
ＳＦＥＴより供給する絶縁ゲート形バイポーラトランジ
スタにおいて、逆方向に電流が流れないようにした絶縁
ゲートバイポーラトランジスタに関する。
近年絶縁ゲート形バイポーラトランジスタ （以下Ｉ
ＧＢＴと略す）が、ＭＯＳ Ｆ ＥＴに比較して高電圧
で使用される場合に電圧降下が小さ（することが可能で
あること、またバイポーラトランジスタに比較して電圧
による制御が可能で実質増幅率を大きくとれること等に
より高電圧でのスイッチングデバイスとして実用化され
つつある。ＮチャネルのＩ ＧＢＴは、第２図に示すよ
うにＰ０基板１の上に高不純物濃度のＮ゛層２１を介し
て低不純物濃度のＮ−層２を形成し、このＮ−層２の表
面部に選択的に２層３を、さらにこの表面部に選択的に
Ｎ″″″エミッタ層４成し、２層３のＮ−層２とＮ゛層
４挟まれた表面領域をチャネル形成領域として、この上
にゲート酸化ｗｊ！５を介してゲート電極６を形成する
。そして、２層３のゲート電極６より遠い側に形成され
た深いＰ′″層３１とＮ＋エミフタ層４にまたがってエ
ミッタ電極７を、またＰ゛層１コレクタ電極８を接触さ
せたものである。
ＧＢＴと略す）が、ＭＯＳ Ｆ ＥＴに比較して高電圧
で使用される場合に電圧降下が小さ（することが可能で
あること、またバイポーラトランジスタに比較して電圧
による制御が可能で実質増幅率を大きくとれること等に
より高電圧でのスイッチングデバイスとして実用化され
つつある。ＮチャネルのＩ ＧＢＴは、第２図に示すよ
うにＰ０基板１の上に高不純物濃度のＮ゛層２１を介し
て低不純物濃度のＮ−層２を形成し、このＮ−層２の表
面部に選択的に２層３を、さらにこの表面部に選択的に
Ｎ″″″エミッタ層４成し、２層３のＮ−層２とＮ゛層
４挟まれた表面領域をチャネル形成領域として、この上
にゲート酸化ｗｊ！５を介してゲート電極６を形成する
。そして、２層３のゲート電極６より遠い側に形成され
た深いＰ′″層３１とＮ＋エミフタ層４にまたがってエ
ミッタ電極７を、またＰ゛層１コレクタ電極８を接触さ
せたものである。
一般に報告されているＩＧＢＴでは、ある電流以上でラ
ッチング現象を起こしやすいため、ラッチング防止のた
め種々の方法が提案されている。
ッチング現象を起こしやすいため、ラッチング防止のた
め種々の方法が提案されている。
例えば第２図において、Ｐ゛コレクタ層１エミッタ電極
の接触するＰ゛層３１．Ｎ”エミッタ層４との中間のＮ
−層２は耐電圧を大きく左右する眉であるが、ラッチン
グを防止するためにＮ−層２のＰ゛コレクタ１１１接す
る一部分の濃度を高くしてＮ０層２１を形成する。これ
は、導通時に２０層１からの正孔の注入を少なくするこ
とにより、ラッチングを防止することにを効であり、一
般に実用化されている。
の接触するＰ゛層３１．Ｎ”エミッタ層４との中間のＮ
−層２は耐電圧を大きく左右する眉であるが、ラッチン
グを防止するためにＮ−層２のＰ゛コレクタ１１１接す
る一部分の濃度を高くしてＮ０層２１を形成する。これ
は、導通時に２０層１からの正孔の注入を少なくするこ
とにより、ラッチングを防止することにを効であり、一
般に実用化されている。
しかし、このような構造では、コレクタ電位がエミッタ
電位に対して負となりエミッタ・コレクタが逆電圧状態
になったとき、Ｎ” Ｐ”層に逆方向電圧が印加される
状態になり、Ｎ゛層２１の濃度が高いほど逆方向耐電圧
は低くなる。一般のＩＧＢＴの応用回路には逆電圧が印
加されても電流を阻止したい応用例が多く、逆耐電圧の
高いＩＧＢＴが要望されていた。
電位に対して負となりエミッタ・コレクタが逆電圧状態
になったとき、Ｎ” Ｐ”層に逆方向電圧が印加される
状態になり、Ｎ゛層２１の濃度が高いほど逆方向耐電圧
は低くなる。一般のＩＧＢＴの応用回路には逆電圧が印
加されても電流を阻止したい応用例が多く、逆耐電圧の
高いＩＧＢＴが要望されていた。
本発明の課題は、このような市場の要望に応じて高い逆
方向耐電圧を有し、同時にラッチング現象を防止したＩ
ＧＢＴを提供することにある。
方向耐電圧を有し、同時にラッチング現象を防止したＩ
ＧＢＴを提供することにある。
上記の問題の解決のために、本発明のＩ ＧＢＴは、低
不純物濃度の第一導電形の層の一面および側面が第二導
電形のコレクタ層に囲まれ、前記第一導電形の層の他面
の表面層の一部に第二導電形のチャネル層、そのチャネ
ル層の表面層に第一導電形のエミッタ層が形成され、チ
ャネル層のエミッタ層と外側の第一導電形の層の間のチ
ャネル形成領域の上にゲート絶縁膜を介してゲート電極
が設けられ、エミッタ層およびその間に介在しチャネル
層と同導電形の高不純物濃度領域にエミッタ電極が接触
し、さらにエミッタ電極が、チャネル層の下に前記第一
導電形の層を介して存在するチャネル層と同程度の広が
りの第二導電形の高不純物濃度領域と、エミッタ層の間
に介在する前記第二導電形の高不純物濃度領域によって
接続されたものとする。
不純物濃度の第一導電形の層の一面および側面が第二導
電形のコレクタ層に囲まれ、前記第一導電形の層の他面
の表面層の一部に第二導電形のチャネル層、そのチャネ
ル層の表面層に第一導電形のエミッタ層が形成され、チ
ャネル層のエミッタ層と外側の第一導電形の層の間のチ
ャネル形成領域の上にゲート絶縁膜を介してゲート電極
が設けられ、エミッタ層およびその間に介在しチャネル
層と同導電形の高不純物濃度領域にエミッタ電極が接触
し、さらにエミッタ電極が、チャネル層の下に前記第一
導電形の層を介して存在するチャネル層と同程度の広が
りの第二導電形の高不純物濃度領域と、エミッタ層の間
に介在する前記第二導電形の高不純物濃度領域によって
接続されたものとする。
エミッタ電極と第二導電形のコレクタ層の間には低不純
物濃度の第一導電形の層のみが存在し、さらにコレクタ
層がその第一導電形の層の側面で表面に達してプレーナ
型構造となっているので逆耐電圧が高い、そしてコレク
タ層からのキャリアの注入を少なくする高不純物濃度の
第一導電形の層の代わりに、コレクタ層から注入したキ
ャリアがチャネル層の下に存在する高不純物濃度の第二
導電形の中間領域からチャネル層中の高不純物濃度の領
域を通じてエミッタ電極に吸収されるので、チャネル層
にはコレクタ層からのキャリアが注入されず、チャネル
層での横方同抵抗と注入キャリアによる電流の積がエミ
ッタ層とチャネル層の間の拡散電位を超えることにより
起こるラッチング現象が防止される。
物濃度の第一導電形の層のみが存在し、さらにコレクタ
層がその第一導電形の層の側面で表面に達してプレーナ
型構造となっているので逆耐電圧が高い、そしてコレク
タ層からのキャリアの注入を少なくする高不純物濃度の
第一導電形の層の代わりに、コレクタ層から注入したキ
ャリアがチャネル層の下に存在する高不純物濃度の第二
導電形の中間領域からチャネル層中の高不純物濃度の領
域を通じてエミッタ電極に吸収されるので、チャネル層
にはコレクタ層からのキャリアが注入されず、チャネル
層での横方同抵抗と注入キャリアによる電流の積がエミ
ッタ層とチャネル層の間の拡散電位を超えることにより
起こるラッチング現象が防止される。
第１図（ａｌ、（ｂｌは本発明の一実施例を断面図およ
び平面図で示し、第２図と共通の部分には同一の符号が
付されている。第２図と比較すれば明らかなように、こ
の実施例ではラッチング防止用のＮ。
び平面図で示し、第２図と共通の部分には同一の符号が
付されている。第２図と比較すれば明らかなように、こ
の実施例ではラッチング防止用のＮ。
層２１がなく、Ｐ゛コレクタ層１、Ｐ゛層１１，１２に
よりＮ−層２を囲んでエミッタ電極７の設けられる表面
まで達し、ＰＮ接合が表面に露出したブレーナ型構造と
なっている。またチャネルＪｉ３の下方にＮ−層２をは
さんで横方向の広がりがチャネル層と同等またはそれ以
上のＰ”１ｉ３２が設けられ、Ｐ″Ｎ３１を介してエミ
ッタｔｉ７に接続される。
よりＮ−層２を囲んでエミッタ電極７の設けられる表面
まで達し、ＰＮ接合が表面に露出したブレーナ型構造と
なっている。またチャネルＪｉ３の下方にＮ−層２をは
さんで横方向の広がりがチャネル層と同等またはそれ以
上のＰ”１ｉ３２が設けられ、Ｐ″Ｎ３１を介してエミ
ッタｔｉ７に接続される。
第３図ｆａ＋、（ｂｌ、第４図ｆａ＋、（ｂ）は第１図
に示すＩＧＢＴの製作工程の説明図である。先ず所期の
耐電圧に対応した低不純物濃度のＮ形Ｓｉ基板２を用い
、−面（図では下面）全面からの不純物拡散により２９
層１を、他面［１では上面）からのフォトリソグラフィ
工程によるマスクを用いての不純物拡散により素子の電
流容量に基づく面積を除いて周辺部に２０層１１を形成
する。この場合Ｎ−層２の厚さは不純物濃度と空乏層の
広がりから耐電圧に応じて設計すればよい０次にエミッ
タ層、チャネル層を形成する部分の下部にあたる部分の
Ｎ−層２の表面層に２９層３２を薄く形成する。この２
４層３２の厚さは、コレクタ層Ｐｌから注入されここに
集められる正孔の量から定められるが、−船釣には数−
以上程度にされる０以上の工程を終えた状態を第３図（
ａｌ、（ｂｌに示す。
に示すＩＧＢＴの製作工程の説明図である。先ず所期の
耐電圧に対応した低不純物濃度のＮ形Ｓｉ基板２を用い
、−面（図では下面）全面からの不純物拡散により２９
層１を、他面［１では上面）からのフォトリソグラフィ
工程によるマスクを用いての不純物拡散により素子の電
流容量に基づく面積を除いて周辺部に２０層１１を形成
する。この場合Ｎ−層２の厚さは不純物濃度と空乏層の
広がりから耐電圧に応じて設計すればよい０次にエミッ
タ層、チャネル層を形成する部分の下部にあたる部分の
Ｎ−層２の表面層に２９層３２を薄く形成する。この２
４層３２の厚さは、コレクタ層Ｐｌから注入されここに
集められる正孔の量から定められるが、−船釣には数−
以上程度にされる０以上の工程を終えた状態を第３図（
ａｌ、（ｂｌに示す。
さらにこの基板上にＮ−層２０をエピタキシャル法等に
より積層したのち、不純物拡散によりＰ゛眉３２に達し
それより横方向の広がりの小さいＰ。
より積層したのち、不純物拡散によりＰ゛眉３２に達し
それより横方向の広がりの小さいＰ。
層３１およびＰ゛層１１に達する２０層１２を同時に形
成する０以上の工程を終えた状態を第４図（ａｌ、（ｂ
）に示す、このあと、表面部にＰ形チャネル層３を、さ
らにその一部にＮ゛エミフフ層４形成する。
成する０以上の工程を終えた状態を第４図（ａｌ、（ｂ
）に示す、このあと、表面部にＰ形チャネル層３を、さ
らにその一部にＮ゛エミフフ層４形成する。
この状態の平面図が第１図（ｂｌである０次いで、−般
のＭＯＳＦＥＴと同様にチャネル層上にゲート酸化膜５
を形成し、その上にゲート電極６を設け、またゲート酸
化膜５の開口部でエミッタ電極７を、コレクタ層ｌの下
面でコレクタ電極８を接触させて第１図＋６）の状態を
完成する。この場合チャネル層３の不純物濃度、チャネ
ル長等は一般のＭＯＳＦＥＴと同様の設計でよ（、必要
に応じて適切なゲート感度等の電気的特性を付与するこ
とができる。
のＭＯＳＦＥＴと同様にチャネル層上にゲート酸化膜５
を形成し、その上にゲート電極６を設け、またゲート酸
化膜５の開口部でエミッタ電極７を、コレクタ層ｌの下
面でコレクタ電極８を接触させて第１図＋６）の状態を
完成する。この場合チャネル層３の不純物濃度、チャネ
ル長等は一般のＭＯＳＦＥＴと同様の設計でよ（、必要
に応じて適切なゲート感度等の電気的特性を付与するこ
とができる。
このようなＩ ＧＢＴで重要なことは、Ｐ°コレル
フタ層１から注入される正孔がＮ″″″エミンタ層４の
チャネル層３に入る確率をできるだけ小さくしてＰ゛層
３２に集めることである。従って２０層３２をチャネル
層３と横方向に同等かあるいはそれより少し広くするこ
とが好ましい、またＮチャネルを通して注入される電子
ｌＯがコレクタ層１に到達する確率を大きくするように
設計することも必要である。逆方向耐圧は、一般のプレ
ーナダイオードと同様な構造なので所望の耐圧値とする
ことができる。
チャネル層３に入る確率をできるだけ小さくしてＰ゛層
３２に集めることである。従って２０層３２をチャネル
層３と横方向に同等かあるいはそれより少し広くするこ
とが好ましい、またＮチャネルを通して注入される電子
ｌＯがコレクタ層１に到達する確率を大きくするように
設計することも必要である。逆方向耐圧は、一般のプレ
ーナダイオードと同様な構造なので所望の耐圧値とする
ことができる。
このＩ ＧＢＴのラッチング防止の動作原理は以下の通
りである。今、エミッタ端子Ｅとコレクタ端子Ｃの間に
コレクタを正とする電圧が印加されている場合、ゲート
端子Ｇにエミッタ端子Ｅに対しチャネルを形成して導通
状態にするに必要な正電位を与えることにより、Ｎ゛エ
ミフタ層４ら電子１０がチャネル層３の上部のチャネル
を通してＮ−暦２０に流れ込む、流れ込んだ電子１０は
Ｎ−層２を経てＰ゛コレクタｌｉｌある確率で到達する
と同時に、Ｐ°層１から正６くＮ−層２に注入されるよ
うになり、壱る確率で２９層３２を通してエミッタ電極
７に到達する。一部の正孔は、チャネル層３に到達はす
るが、エミッタ層４の下のチャネル層中の横方向抵抗と
注入正孔により発生する電位が、Ｎ°エミッタ層４とＰ
形チャネル層３との間のＰＮ接合の拡散抵抗より小さい
場合はラッチングは起こらない０以上の効果はＰチャネ
ル■ＧＢＴでも全く同様である。
りである。今、エミッタ端子Ｅとコレクタ端子Ｃの間に
コレクタを正とする電圧が印加されている場合、ゲート
端子Ｇにエミッタ端子Ｅに対しチャネルを形成して導通
状態にするに必要な正電位を与えることにより、Ｎ゛エ
ミフタ層４ら電子１０がチャネル層３の上部のチャネル
を通してＮ−暦２０に流れ込む、流れ込んだ電子１０は
Ｎ−層２を経てＰ゛コレクタｌｉｌある確率で到達する
と同時に、Ｐ°層１から正６くＮ−層２に注入されるよ
うになり、壱る確率で２９層３２を通してエミッタ電極
７に到達する。一部の正孔は、チャネル層３に到達はす
るが、エミッタ層４の下のチャネル層中の横方向抵抗と
注入正孔により発生する電位が、Ｎ°エミッタ層４とＰ
形チャネル層３との間のＰＮ接合の拡散抵抗より小さい
場合はラッチングは起こらない０以上の効果はＰチャネ
ル■ＧＢＴでも全く同様である。
本発明は、Ｉ ＧＢＴのエミッタ電極からチャネルを通
じてキャリアの流れ込む領域を所期の逆方向耐圧によっ
て定まる低不純物濃度とし、それと逆導電形のコレクタ
層と直接接合を形成し、かつコレクタ層を反対側の表面
まで延ばしてブレーナ型構造にすることにより逆方向耐
圧を確保し、−方前記低不純物濃度層にコレクタ層から
注入されるキャリアの増加は、チャネル層のコレクタ側
にキャリアを流入させてエミッタ電極に導くコレクタ層
と同一導電形の層を形成することによって、チャネル層
への注入を少なくすることにより対応し、ラッチング現
象の発生を防止する。これによりキャリア注入防止のた
めの高不純物濃度層をコレクタ層の上に設ける場合に比
し逆方向耐圧を高くでき、コレクタ側からのキャリア注
入量を多くされることがら導通時の電圧降下を小さくす
ることも可能である。
じてキャリアの流れ込む領域を所期の逆方向耐圧によっ
て定まる低不純物濃度とし、それと逆導電形のコレクタ
層と直接接合を形成し、かつコレクタ層を反対側の表面
まで延ばしてブレーナ型構造にすることにより逆方向耐
圧を確保し、−方前記低不純物濃度層にコレクタ層から
注入されるキャリアの増加は、チャネル層のコレクタ側
にキャリアを流入させてエミッタ電極に導くコレクタ層
と同一導電形の層を形成することによって、チャネル層
への注入を少なくすることにより対応し、ラッチング現
象の発生を防止する。これによりキャリア注入防止のた
めの高不純物濃度層をコレクタ層の上に設ける場合に比
し逆方向耐圧を高くでき、コレクタ側からのキャリア注
入量を多くされることがら導通時の電圧降下を小さくす
ることも可能である。
第１図（ａｌ、（ｂｌは本発明の一実施例のＩ ＧＢＴ
を示し、ｉａｌは断面図、山）は酸化膜および電極形成
前の平面図、第２図は従来のＩＧＢＴの断面図、第３図
（ａｌ、１１．第４図＋ａ＋、（ｂｌは第１図に示した
実施例の製造工程の中間段階を順次示し、ｆａ＋は断面
図中）は平面図である。 １ 、１１．１２： Ｐ” コレクタ層、２．２０：Ｎ
−層、３：Ｐ形チャネル層、３１．３２二Ｐ−層、４：
Ｎ・エミッタ層、５：ゲート酸化膜、６：ゲート電極、
第４図 第１ 第２図
を示し、ｉａｌは断面図、山）は酸化膜および電極形成
前の平面図、第２図は従来のＩＧＢＴの断面図、第３図
（ａｌ、１１．第４図＋ａ＋、（ｂｌは第１図に示した
実施例の製造工程の中間段階を順次示し、ｆａ＋は断面
図中）は平面図である。 １ 、１１．１２： Ｐ” コレクタ層、２．２０：Ｎ
−層、３：Ｐ形チャネル層、３１．３２二Ｐ−層、４：
Ｎ・エミッタ層、５：ゲート酸化膜、６：ゲート電極、
第４図 第１ 第２図
Claims (1)
- １）低不純物濃度の第一導電形の層の一面および側面が
第二導電形のコレクタ層に囲まれ、前記第一導電形の層
の他面の表面層の一部に第二導電形のチャネル層、その
チャネル層の表面層に第一導電形のエミッタ層が形成さ
れ、チャネル層のエミッタ層と外側の第一導電形の層の
間のチャネル形成領域の上にゲート絶縁膜を介してゲー
ト電極が設けられ、エミッタ層およびその間に介在しチ
ャネル層と同導電形の高不純物濃度領域にエミッタ電極
が接触し、さらにエミッタ電極が、チャネル層の下に前
記第一導電形の層を介して存在するチャネル層と同程度
の広がりの第二導電形の高不純物濃度領域と、エミッタ
層の間に介在する前記第二導電形の高不純物濃度領域に
よって接続されたことを特徴とする絶縁ゲートバイポー
ラトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195488A JPH0244776A (ja) | 1988-08-05 | 1988-08-05 | 絶縁ゲートバイポーラトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63195488A JPH0244776A (ja) | 1988-08-05 | 1988-08-05 | 絶縁ゲートバイポーラトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0244776A true JPH0244776A (ja) | 1990-02-14 |
Family
ID=16341921
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63195488A Pending JPH0244776A (ja) | 1988-08-05 | 1988-08-05 | 絶縁ゲートバイポーラトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0244776A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991017570A1 (en) * | 1990-04-27 | 1991-11-14 | Lucas Industries Public Limited Company | Insulated gate bipolar transistor |
| US5289019A (en) * | 1991-07-24 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
| EP0616369A1 (en) * | 1993-02-16 | 1994-09-21 | Fuji Electric Co., Ltd. | MOS-type semiconductor device |
-
1988
- 1988-08-05 JP JP63195488A patent/JPH0244776A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1991017570A1 (en) * | 1990-04-27 | 1991-11-14 | Lucas Industries Public Limited Company | Insulated gate bipolar transistor |
| US5289019A (en) * | 1991-07-24 | 1994-02-22 | Mitsubishi Denki Kabushiki Kaisha | Insulated gate bipolar transistor |
| EP0616369A1 (en) * | 1993-02-16 | 1994-09-21 | Fuji Electric Co., Ltd. | MOS-type semiconductor device |
| US5397905A (en) * | 1993-02-16 | 1995-03-14 | Fuji Electric Co., Ltd. | Power semiconductor device having an insulated gate field effect transistor and a bipolar transistor |
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