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JPS62176168A - 縦型ｍｏｓトランジスタ - Google Patents

縦型ｍｏｓトランジスタ

Info

Publication number
JPS62176168A
JPS62176168A JP61018530A JP1853086A JPS62176168A JP S62176168 A JPS62176168 A JP S62176168A JP 61018530 A JP61018530 A JP 61018530A JP 1853086 A JP1853086 A JP 1853086A JP S62176168 A JPS62176168 A JP S62176168A
Authority
JP
Japan
Prior art keywords
layer
conductivity type
concentration
type
type semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61018530A
Other languages
English (en)
Inventor
Yukio Tsuzuki
幸夫 都築
Masami Yamaoka
山岡　正美
Toyoki Ito
伊藤　豊喜
Kazuhiko Kondo
和彦 近藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
NipponDenso Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NipponDenso Co Ltd filed Critical NipponDenso Co Ltd
Priority to JP61018530A priority Critical patent/JPS62176168A/ja
Publication of JPS62176168A publication Critical patent/JPS62176168A/ja
Pending legal-status Critical Current

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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices
    • H10D62/151—Source or drain regions of field-effect devices of IGFETs 
    • H10D62/156—Drain regions of DMOS transistors
    • H10D62/157—Impurity concentrations or distributions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/028—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs
    • H10D30/0291—Manufacture or treatment of FETs having insulated gates [IGFET] of double-diffused metal oxide semiconductor [DMOS] FETs of vertical DMOS [VDMOS] FETs
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    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
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    • H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/108—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having localised breakdown regions, e.g. built-in avalanching regions 
    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
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    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/393—Body regions of DMOS transistors or IGBTs 

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は縦型ＭＯＳトランジスタに関し、特にブレーク
ダウンによる素子破壊を防止する為の改良を施した縦型
ＭＯ３）ランジスタに関する。
〔従来の技術〕
近年、電力用ＭＯＳトランジスタの出現によって、第２
図に示す如く、電力負荷Ｂのスイッチング素子としてＭ
ＯＳトランジスタＡが利用されるようになり、例えば車
両においても、各種車載型ごご 力負前のスイッチングに適用することが提罵（でいる。
この種のＭＯＳトランジスタにおいては、比較的高圧・
大電流のスイッチングを行う必要性から、素子の耐圧に
ついて充分な配慮が必要である。例えば、電力負荷Ｂが
モータやソレノイド等の誘導性の負荷である場合には、
負荷電流を遮断した際に高電圧のサージが発生する。こ
のサージ電圧等の高電圧がソース／ドレイン間に逆方向
に印加されて、ブレークダウンが起こった場合にも素子
が破壊されないような構造にする必要がある。
そこで従来では、第４図の縦型ＭＯＳトランジスタ断面
図に示すように、ドレイン電極１に接合されたＮ゛゛高
濃度基底Ｎ２と、このＮ゛型型温濃度基底層２上面に積
層され、かつＮ゛型型温濃度基底層２りも低い不純物濃
度のＮ型中濃度層３と、このＮ型中濃度層３の上面に積
層され、かつＮ型中濃度層３より低い不純物濃度のＮ−
型低濃度層４とから成るドレイン領域を三層構造とする
。
そして、Ｎ−型低濃度層４中にＰ型ウェル領域６が形成
されており、かつその底部がＮ型中濃度層３に達して接
合されている。次に、Ｐ型ウェル領域６中にソース電極
１１に電気接続するＮ゛゛ソース領域７が形成される。
次に、Ｎ°型ソース領域７とＮ−型低濃度層４の双方に
またがった状態でゲート酸化膜８を介してゲート電極層
９を形成し、その後、眉間絶縁膜１０及びソース電極１
１を順次形成することにより構成される縦型ＭＯＳトラ
ンジスタが示されている。
〔発明が解決しようとする問題点〕
しかしながら、上記の構造の縦型ＭＯＳトランジスタに
よると、第４図において、Ｐ型ウェル領域６の底部がＮ
型中濃度層３に達している為に、この部分ＣでのＰＮ接
合の耐圧が低下するので、たとえブレークダウンが生じ
ても、ブレークダウンはこの部分Ｃで起こり、ブレーク
ダウン電流が素子内において集中せず、比較的広い面積
の部分Ｃを均一に流すことが出来るが、実際に、例えば
車両用等に用いる場合には以下の問題点が存在している
。
通常、縦型ＭＯ３）ランジスタのしきい値電圧は２〜４
Ｖで設計されており、この時のＰ型ウェル領域６のアク
セプタ不純物濃度はｌ　Ｘ　Ｉ　Ｑ　”ａｍ−３程度に
する必要がある。また、車両用として一般的な耐圧８０
Ｖの縦型ＭＯＳトランジスタを考えると、この時のＮ型
中濃度層３のドナー不純物濃度はＩ　Ｘ　１０　ｌ６ａ
ｎ−”程度となる。ここで、空乏層Ｅは不純物濃度の低
い側に広がり易いという性質があるが、前記のＰ型ウェ
ル領域６及びＮ型中濃度層３の不純物濃度が比較的接近
している為に、ソース／ドレイン間に逆方向電圧を加え
た場合、空乏層Ｅは多少Ｎ型中濃度層３側に大きな幅を
もって広がるものの、はぼ均等に広がってしまい、アバ
ランシェ降伏電圧以下の電圧値で、空乏層Ｅが遂にはＮ
゛゛ソース領域７に達してしまい、達した部分から集中
的にパンチスルーが起こってしまう。
そこで、本発明は上記の問題点に鑑みて創案されたもの
で、しきい値電圧から決まるＰ型ウェル領域６の不純物
濃度等の設計に係わることなく、ソース／ドレイン間の
パンチスルーを防ぎ、かつ任意のアバランシェ降伏電圧
が得られ、さらに低ＯＮ抵抗の縦型ＭＯＳｌ−ランジス
タを提供することを目的としている。
〔問題点を解決するための手段〕
上記の目的を達成する為に本発明はソースまたはドレイ
ンとなる一対の主電極の一方に電気接続する高濃度第１
導電型基底層と、その高濃度第１導電型基底層上に積層
された少なくとも一層から成る中濃度第１導電型半導体
層と、その中濃度第１導電型半導体層上に積層された低
濃度第１導電型半導体層と、その低濃度第１導電型半導
体層中に形成される第２導電型半導体ウェル領域と、そ
の第２導電型半導体ウェル領域及び前記低濃度第１導電
型半導体層中に形成され、かつその底部が前記中濃度第
１導電型半導体層に達しているか、または、その底部が
前記第２導電型半導体ウェル領域の底部より前記中濃度
第１導電型半導体層側に接近しており、さらにその不純
物濃度が前記第２厚電型半導体ウェル領域の不純物濃度
より高濃度である第２導電型拡散層と、前記第２導電型
半専体ウェル領域中に形成され、かつ一対の主電極の他
方へと電気接続する高濃度第１導電型半導体領域と、少
なくともその高濃度第１導電型半導体領域と前記低濃度
第１導電型半導体層との間の前記第２導電型半導体ウェ
ル領域上に、絶縁膜を介して形成されたゲート電極層と
から構成される。
〔作用〕
そして本発明は前記の手段により、サージ等の高圧の逆
方向電圧がソース／ドレイン間に印加されてブレークダ
ウンが生じた際には、そのブレークダウン電流は第２導
電型拡散層の底部に均一に流れる。また、第２導電型拡
散層と、低濃度第１導電型半導体層または中濃度第１導
電型半導体層との間に生じる空乏層は、第２導電型拡散
層の不純物濃度が比較的高いので第２導電型拡散層側に
広がりにくくなる。
〔実施例〕
以下、本発明を図面に示す実施例により詳述する。第１
図に本発明の一実施例の断面図を示す。
図において、ドレイン領域は従来のものと同様に三層構
造となっており、ドレイン電極１に接合されたＮ゛型型
温濃度基底層２、このＮ°型型温濃度基底層２上面に積
層され、かつＮ゛型型温濃度基底層２りも低いドナー不
純物濃度のＮ型中濃度層３と、このＮ型中濃度層３の上
面に積層され、かつＮ型中濃度層３よりも低いドナー不
純物濃度のＮ−型低濃度層４とから成る。そして、Ｎ−
型低濃度層４中にＰ型拡散層５が形成されており、かつ
その底部ＴはＮ型中濃度層３に達している。
尚、このＰ型拡散層５のアクセプタ不純物濃度は後述す
るＰ型ウェル領域６の不純物濃度より高い濃度の範囲で
種々調節可能である。次に、Ｐ型拡散層５及びＮ−型低
濃度層４中に、縦型ＭＯＳトランジスタの所望のしきい
値電圧から決まるアクセプタ不純物濃度を有するＰ型ウ
ェル領域６を、その表面がＰ型拡散層５の表面を覆うよ
うに形成する。次に、Ｐ型拡散層５及びＰ型ウェル領域
６中にソース電極１１に電気接続し、かつ高濃度のドナ
ー不純物濃度を存するＮ゛゛ソース領域７を形成する。
次に、Ｎ−型低濃度層４上と、Ｐ型拡散層５上及びＰ型
ウェル領域６上及びＮ＋型ソース領域７上の一部にゲー
ト酸化膜８を形成し、その上部にゲート電極層９及び層
間絶縁膜１０を順次形成する。そして、全体の表面上に
ソース電極１１を形成する。尚、層間絶縁膜１０及びソ
ース電極１１は、ゲート電極層９の引き出し部分を除く
部分に形成されており、ソース電極１１はＮ゛゛ソース
領域７及びその間のＰ型拡散層５、Ｐ型ウェル領域６に
電気接続している。
上記の如（構成された縦型ＭＯＳトランジスタにおいて
は、サージ等の高圧の逆方向電圧がソース／ドレイン間
に印加された場合、縦型ＭＯ’Ｓトランジスタ内の各所
のＰＮ接合の耐圧において、Ｐ型拡散層５の底部Ｔにお
けるＰＮ接合の耐圧が最も小さくなるので、ブレークダ
ウンはこの底部Ｔから起こり、ブレークダウン電流は底
部Ｔを均一に流れるので、ブレークダウン電流が局部的
に集中して流れ、素子を破壊するのを防ぐことができる
。ここで、底部Ｔにおける耐圧が最も小さいというのは
Ｎ型中濃度層３の不純物濃度が、Ｎ−型低濃度層４の不
純物濃度よりも濃いために、先に述べた空乏層の性質か
ら、高圧の逆方向電圧によって発生した空乏層は、Ｎ型
中濃度層３中では余り広がらず、他の部分よりも薄くな
り、この空乏層の薄い部分、すなわち前記の底部Ｔに電
界が集中するからである。
そして、底部Ｔにおける空乏層は、Ｐ型拡散層５の不純
物濃度が比較的高濃度であるので、Ｐ型拡散層５側に余
り広がらず、空乏層がＮ＋型ソース領域７に達する事が
なくなるのでソース／ドレイン間のパンチスルーを防ぐ
ことができる。尚、Ｐ型拡散層５の不純物濃度はＰ型ウ
ェル領域６の不純物濃度より高濃度である範囲で任意に
調整可能であり、パンチスルーを生じないように、また
、所望の耐圧が得られる様に設計される。
さらに、ドレイン領域が三層構造であり、不純物濃度の
低い領域を比較的狭くすることができるので、電流は流
れ易くなり、縦型ＭＯ３）ランジスタの動作時の抵抗、
すなわちＯＮ抵抗の値を小さくする事ができ、縦型ＭＯ
３）ランジスタのスイッチング性を向上する事ができる
。
尚、本発明は上記の実施例に限定されず、以下の如く種
々変形可能である。
（１）上記実施例ではＰ型拡散層５の底部ＴがＮ型中濃
度層３に達しているが、達していなくてもよく、所望の
７バランシエ降伏電圧が得られ、パンチスルーが生じな
いように充分に接近しておればよい。ここで、底部Ｔが
Ｎ型中濃度層３に達していないと、空乏層はＰ型拡散層
５とＮ−型低濃度Ｎ４との間に生じるが、空乏層の幅が
広がった際に空乏層はＮ型中濃度層３に達して、上記実
施例と同様に空乏層の幅が底部Ｔの部分で狭くなるので
同様の効果が得られる。
（２）第３図の他の実施例の断面図に示すように、Ｐ型
ウェル領域６間のＮ−低濃度Ｎ４内にＮ−型低濃度層４
と同導電型を有するＮ゛型型数散層１２形成してもよい
。Ｎ“型拡散層１２を形成する事により、縦型ＭＯ３）
ランジスタの動作時に流れる電流がＮ゛型型数散層１２
主に通り、ＯＮ抵抗をさらに低下する事ができる。尚、
図中にはＮ゛ＷＥ゛散層１２の底部がＮ型中濃度Ｎ３に
達していないものが示しであるが、Ｎ型中濃度層３に達
していてもよい。
（３）上記実施例ではＮ型チャネルの縦型ＭＯＳトラン
ジスタについて示しであるが、本発明はＰ型チャネルの
縦型ＭＯ３）ランジスタについても同様の効果が得られ
るものである。
（４）上記実施例のドレイン領域は三層構造を示しであ
るが、Ｎ型中濃度層３を複数個の層に分け、ドレイン領
域を三層以上の複数層構造としてもよい。
（５）上記実施例は縦型ＭＯＳ）ランジスタの素子内部
のみを示したが、素子の耐圧を考える際には素子周辺部
も問題になり、素子周辺部については第５図の断面図に
示すように、周辺部ＦにはＮ−型低濃度層４内にＰ型ウ
ェル領域６を上記実施例における工程と同じ工程で形成
してもよいし、第６図の断面図に示すように、Ｐ型拡散
層５を上記実施例における工程と同じ工程で形成しても
よいで、第７図の断面図に示すように、Ｐ型拡散層５と
Ｐ型ウェル領域６を上記実施例と同様に形成してもよい
。尚、第５図乃至第７図中の符号は上記実施例と同一構
成部分には同一符号を付してその説明は省略する。ここ
で、第５図の実施例における素子周辺部Ｆの耐圧は素子
内部の耐圧より大きくなるのでブレークダウンは素子内
部のみで起こり、第６図及び第７図の実施例においては
、素子周辺部ＦのＰ型拡散層５の底部における耐圧が、
素子内部の耐圧と等しくなるので、ブレークダウンは素
子内部と素子周辺部Ｆで同時に起こり、より広い面積か
らブレークダウンが起こるので、素子の保護の面から考
えてより優れたものとなる。
〔発明の効果〕
以上述べたように、本発明の構成による縦型ＭＯ３）ラ
ンジスタにおいては、縦型ＭＯＳトランジスタのしきい
値電圧から決まる素子の設計に係わることなく、ソース
／ドレイン間のパンチスルーを防ぐ事ができ、かつ任意
のアバランシェ降伏電圧が得られ、さらに低ＯＮ抵抗で
ある縦型ＭＯＳトランジスタを提供する事ができるとい
う優れた効果がある。
【図面の簡単な説明】
第１図は本発明の縦型ＭＯＳトランジスタの一実施例の
構造を示す断面図、第２図はＭＯＳトランジスタを用い
たスイ・ノチング回路図、第３図は本発明の縦型ＭＯ５
）ランジスタの他の実施例の構造を示す断面図、第４図
は従来の縦型ＭＯ３）ランジスタの構造を示す断面図、
第５図乃至第７図は本発明の縦型ＭＯ３のトランジスタ
の素子周辺部を示す断面図である。 １・・・ドレイン電極、２・・・Ｎ゛型型温濃度基底層
３・・・Ｎ型中濃度層、４・・・Ｎ−型低濃度層、５・
・・Ｐ型拡散層、６・・・Ｐ型ウェル領域、７・・・Ｎ
°型ソース領域、８・・・ゲート酸化膜、９・・・ゲー
ト電極層。

Claims (1)

  1. 【特許請求の範囲】 ソースまたはドレインとなる一対の主電極の一方に電気
    接続する高濃度第１導電型基底層と；前記高濃度第１導
    電型基底層上に積層され少なくとも一層から成る中濃度
    第１導電型半導体層と；前記中濃度第１導電型半導体層
    上に積層された低濃度第１導電型半導体層と； 前記低濃度第１導電型半導体層中に形成される第２導電
    型半導体ウェル領域と； 前記第２導電型半導体ウェル領域及び前記低濃度第１導
    電型半導体層中に形成され、かつその底部が前記中濃度
    第１導電型半導体層に達しているか、または、その底部
    が前記第２導電型半導体ウェル領域の底部より前記中濃
    度第１導電型半導体層側に接近しており、さらにその不
    純物濃度が前記第２導電型半導体ウェル領域の不純物濃
    度より高濃度である第２導電型拡散層と； 前記第２導電型半導体ウェル領域中に形成され、かつ一
    対の主電極の他方へと電気接続する高濃度第１導電型半
    導体領域と 少なくとも前記高濃度第１導電型半導体領域と前記低濃
    度第１導電型半導体層との間の前記第２導電型半導体ウ
    ェル領域上に、絶縁膜を介して形成されたゲート電極層
    を具備することを特徴とする縦型ＭＯＳトランジスタ。
JP61018530A 1986-01-30 1986-01-30 縦型ｍｏｓトランジスタ Pending JPS62176168A (ja)

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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01117363A (ja) * 1987-10-30 1989-05-10 Nec Corp 縦型絶縁ゲート電界効果トランジスタ
US4866313A (en) * 1987-11-18 1989-09-12 Mitsubishi Denki Kabushiki Kaisha Cascode BiMOS driving circuit using IGBT
US5016066A (en) * 1988-04-01 1991-05-14 Nec Corporation Vertical power MOSFET having high withstand voltage and high switching speed
US5479037A (en) * 1992-08-04 1995-12-26 Siliconix Incorporated Low threshold voltage epitaxial DMOS technology
US5532179A (en) * 1992-07-24 1996-07-02 Siliconix Incorporated Method of making a field effect trench transistor having lightly doped epitaxial region on the surface portion thereof
US5558313A (en) * 1992-07-24 1996-09-24 Siliconix Inorporated Trench field effect transistor with reduced punch-through susceptibility and low RDSon
WO1996032749A1 (en) * 1995-04-11 1996-10-17 Rohm Co., Ltd. Semiconductor device having planar type high withstand voltage vertical devices, and production method thereof
US5578851A (en) * 1994-08-15 1996-11-26 Siliconix Incorporated Trenched DMOS transistor having thick field oxide in termination region
US5597765A (en) * 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
US5923979A (en) * 1997-09-03 1999-07-13 Siliconix Incorporated Planar DMOS transistor fabricated by a three mask process
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60196975A (ja) * 1984-08-24 1985-10-05 Nissan Motor Co Ltd 縦型ｍｏｓｆｅｔ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60196975A (ja) * 1984-08-24 1985-10-05 Nissan Motor Co Ltd 縦型ｍｏｓｆｅｔ

Cited By (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01117363A (ja) * 1987-10-30 1989-05-10 Nec Corp 縦型絶縁ゲート電界効果トランジスタ
US4866313A (en) * 1987-11-18 1989-09-12 Mitsubishi Denki Kabushiki Kaisha Cascode BiMOS driving circuit using IGBT
US5016066A (en) * 1988-04-01 1991-05-14 Nec Corporation Vertical power MOSFET having high withstand voltage and high switching speed
US5532179A (en) * 1992-07-24 1996-07-02 Siliconix Incorporated Method of making a field effect trench transistor having lightly doped epitaxial region on the surface portion thereof
US5558313A (en) * 1992-07-24 1996-09-24 Siliconix Inorporated Trench field effect transistor with reduced punch-through susceptibility and low RDSon
US5981344A (en) * 1992-07-24 1999-11-09 Siliconix Incorporated Trench field effect transistor with reduced punch-through susceptibility and low RDSon
US5910669A (en) * 1992-07-24 1999-06-08 Siliconix Incorporated Field effect Trench transistor having lightly doped epitaxial region on the surface portion thereof
US5479037A (en) * 1992-08-04 1995-12-26 Siliconix Incorporated Low threshold voltage epitaxial DMOS technology
US5770503A (en) * 1992-08-04 1998-06-23 Siliconix Incorporated Method of forming low threshold voltage vertical power transistor using epitaxial technology
US5639676A (en) * 1994-08-15 1997-06-17 Siliconix Incorporated Trenched DMOS transistor fabrication having thick termination region oxide
US5578851A (en) * 1994-08-15 1996-11-26 Siliconix Incorporated Trenched DMOS transistor having thick field oxide in termination region
US5614751A (en) * 1995-01-10 1997-03-25 Siliconix Incorporated Edge termination structure for power MOSFET
US5597765A (en) * 1995-01-10 1997-01-28 Siliconix Incorporated Method for making termination structure for power MOSFET
WO1996032749A1 (en) * 1995-04-11 1996-10-17 Rohm Co., Ltd. Semiconductor device having planar type high withstand voltage vertical devices, and production method thereof
US5923979A (en) * 1997-09-03 1999-07-13 Siliconix Incorporated Planar DMOS transistor fabricated by a three mask process
US9935193B2 (en) 2012-02-09 2018-04-03 Siliconix Technology C. V. MOSFET termination trench
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US10229988B2 (en) 2012-05-30 2019-03-12 Vishay-Siliconix Adaptive charge balanced edge termination
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
US10283587B2 (en) 2014-06-23 2019-05-07 Vishay-Siliconix Modulated super junction power MOSFET devices
US9882044B2 (en) 2014-08-19 2018-01-30 Vishay-Siliconix Edge termination for super-junction MOSFETs
US10340377B2 (en) 2014-08-19 2019-07-02 Vishay-Siliconix Edge termination for super-junction MOSFETs

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