[go: up one dir, main page]

JPH11274516A - 電力用半導体装置 - Google Patents

電力用半導体装置

Info

Publication number
JPH11274516A
JPH11274516A JP10069095A JP6909598A JPH11274516A JP H11274516 A JPH11274516 A JP H11274516A JP 10069095 A JP10069095 A JP 10069095A JP 6909598 A JP6909598 A JP 6909598A JP H11274516 A JPH11274516 A JP H11274516A
Authority
JP
Japan
Prior art keywords
layer
base layer
type
semiconductor device
power semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP10069095A
Other languages
English (en)
Inventor
Shoichi Yamaguchi
口 正 一 山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP10069095A priority Critical patent/JPH11274516A/ja
Publication of JPH11274516A publication Critical patent/JPH11274516A/ja
Abandoned legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
    • H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes

Landscapes

  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【課題】 高速で特性が安定した小型で高性能の電力用
半導体装置を簡易な製造工程により実現する。 【解決手段】 第１導電型（ｎ）により形成された高抵
抗のベース層２１と、ベース層２１の表面に第２導電型
（ｐ）により形成されたエミッタ層２３と、エミッタ層
２３の表面から途中の深さまで選択的に形成された溝２
４内とこのエミッタ層の表面側を覆うように形成された
主電極２６と、を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、インバータなどの
電力変換装置に用いられる電力用半導体装置に係り、特
に、絶縁ゲート型バイポーラトランジスタ（以下、ＩＧ
ＢＴ― InsulatedGate Bipolar Transistor―と略記す
る。）および還流ダイオードや、前記ＩＧＢＴと逆並列
還流ダイオードとを一体化した逆導通型ＩＧＢＴ等を含
む電力用半導体装置に関する。
【０００２】
【従来の技術】近年の電力用半導体装置の分野において
は、例えばインバータ回路やチョッパ回路等のスイッチ
ング回路に対する半導体装置の小型化と高性能化の要請
がますます強く求められている。この電力用半導体装置
の一適用例としてＩＧＢＴを用いたインバータの主回路
による従来の電力用半導体装置について説明する。
【０００３】図１１は、従来の電力用半導体装置として
のＩＧＢＴを用いたインバータの主回路の構成を示す回
路図である。同図において、インバータ１０は、電圧源
９に並列接続された第１及び第２のトランジスタ（ＩＧ
ＢＴ）１１，１２の直列接続体と、第３及び第４のトラ
ンジスタ（ＩＧＢＴ）１３，１４の直列接続体をスイッ
チング素子として備えており、第１及び第２のトランジ
スタ１１，１２の接続点と第３及び第４のトランジスタ
１３，１４の接続点との間に、例えば空気調和装置や冷
蔵庫等に設けられたモータ等のような負荷１９が接続さ
れ、それぞれのＩＧＢＴ１１〜１４のソースとドレイン
間には第１ないし第４のダイオード１５〜１８が逆並列
接続された回路構成を備えている。
【０００４】このような回路構成を有するインバータ回
路においては、モータ制御のように負荷にインダクタン
ス成分を含むために、スイッチング素子（ここでは、Ｉ
ＧＢＴで構成された第１ないし第４のトランジスタ１１
〜１４）をターンオフしたときに、負荷１９のインダク
タンスに蓄えられたエネルギーを放出するような構成が
必要である。この放出される電気エネルギーを還流する
ために、第１ないし第４のダイオード１５〜１８が還流
ダイオード（フリーホイール・ダイオード）として第１
ないし第４のＩＧＢＴ１１〜１４のそれぞれのトランジ
スタに対応して逆並列に接続されている。
【０００５】ここで、図１２に従来の電力用半導体装置
を構成するダイオードの素子構造を示す。図１２におい
て、高抵抗のｎ型ベース層１と、このｎ型ベース層１の
一方側の面に積層形成されたｎ型カソード層２と、ｎ型
ベース層１の他方側の面に積層形成されたｐ型アノード
層３と、ｎ型カソード層２に形成されたカソード電極５
と、ｐ型アノード層３に形成されたアノード電極６と、
を備えている。
【０００６】この図１２に示す従来の電力用半導体装置
は、図の右側に示されるような不純物濃度を有してお
り、図示のように、カソード層２，アノード層３共にｎ
型ベース層１から表面側のそれぞれの電極５，６に近づ
くほど不純物濃度が高くなるように形成されている。
【０００７】ここで、素子の静耐圧が、例えば６００Ｖ
のダイオードの場合、ｎ型ベース層１は、比抵抗３０Ω
ｃｍ程度，不純物濃度１．５×１０14ｃｍ-3，厚さ６０
μｍ程度に設定される。このような従来のダイオードで
は、ｐ型アノード層が深くかつ高濃度に形成され、ｎ型
ベース層１中に多量のキャリアが蓄積する結果、素子の
高速化が困難であった。
【０００８】そこで、従来のＩＧＢＴやダイオードにお
いては、素子の高速化を図るために粒子線照射を行なっ
たり、浅くて低濃度のアノードを用いたりしている。例
えば、粒子線としてプロトン照射を行なった場合、局所
的にキャリアライフタイムを低減できるが、そのライフ
タイム低減領域の最小幅が５０μｍ以上と大きく、ｎ型
ベース層１の厚さが１００μｍ程度以下の中容量素子に
適用しても充分な効果が得られない。一方、浅くて低濃
度のアノードを用いる場合、アノードの注入効率を下げ
てアノード側のキャリア濃度を低減することが可能であ
る。
【０００９】しかしながら、従来の注入効率を低くした
アノードでは、例えば図１２のアノード層３において、
不純物の総ドーズ量を低く設定するために、拡散層の深
さは１μｍ以下と浅く、かつ、表面濃度は１×１７ｃｍ
-3以下で形成する必要があった。このように、ｐが多ア
ノード層の深さが浅いため、ウェハのトータルの厚さも
高々１００μｍ程度と薄いことが要求され、その結果、
ウェハの厚さが充分でないために、ハンドリングが困難
であり製造工程において流品することができなかった
り、あるいは、薄厚のチップがアッセンブリ時に割れて
しまうという問題もあった。
【００１０】さらに、コンタクト特性が不安定となった
り、このような構造を形成する場合、製造工程の最終工
程で行なわなければならない等の問題があった。すなわ
ち、完成された半導体装置が安定性の要求に欠けるとい
う問題や、製造工程上の制約を伴うという問題があっ
た。
【００１１】
【発明が解決しようとする課題】上述したように、従来
の電力用半導体装置においては、素子の高速化を充分に
図ることができず、また、特性が不安定であるという問
題があった。
【００１２】また、アノード側の拡散層の深さを浅くし
てキャリア濃度を低下させるには、基板の厚さが薄いも
のを用いなければならず、製造工程が難しくなるという
問題もあった。
【００１３】本発明は、このような問題を解決するため
に為されたものであり、高速で特性が安定した電力用半
導体装置を提供することを目的としている。
【００１４】
【課題を解決するための手段】上記目的を達成するた
め、請求項１に係る電力用半導体装置は、高抵抗の第１
導電型ベース層と、前記第１導電型ベース層の表面に形
成され、かつ、その表面から途中の深さまでの溝が形成
された第２導電型のエミッタ層と、前記溝内を含む前記
第２導電型エミッタ層上に形成された主電極と、を備え
ることを特徴としている。
【００１５】また、請求項２に係る電力用半導体装置
は、高抵抗の第１導電型ベース層と、前記第１導電型ベ
ース層の一方の表面に形成されたカソード層と、前記ベ
ース層の他方の表面に形成され、かつ、その表面から途
中の深さまでの溝が形成された第２導電型アノード層
と、前記第１導電型カソード層上に形成された第１の主
電極と、前記溝内を含む前記第２導電型アノード層上に
形成された第２の主電極とを備えることを特徴としてい
る。
【００１６】また、請求項３に係る電力用半導体装置
は、高抵抗の第１導電型ベース層と、前記第１導電型ベ
ース層の一方の表面に形成され、かつ、その表面から途
中の深さまでの溝が形成された第２導電型ドレイン層
と、前記ベース層の他方の表面に形成された第２導電型
ベース層と、前記第２導電型ベース層内に形成された第
１導電型ソース層と、前記第１導電型ベース層と前記第
１導電型ソース層との間の前記第２導電型ベース層にゲ
ート絶縁膜を介して設けられたゲート電極と、前記溝内
を含む前記第２導電型ドレイン層上に形成された第１の
主電極と、前記第２導電型ベース層および前記第１導電
型ソース層に形成された第２の主電極と、を備えること
を特徴としている。
【００１７】また、請求項４に係る電力用半導体装置
は、同一の半導体基板上に絶縁ゲート型バイポーラトラ
ンジスタと還流ダイオードとを逆並列に一体形成した電
力用半導体装置において、前記ダイオードのアノード層
表面から途中の深さまで溝が形成され、前記溝内を含む
前記アノード層上に前記ダイオードの一方の電極が形成
されていることを特徴としている。
【００１８】本発明の電力用半導体装置は、以上のよう
な手段を講じたことによって、第２導電型エミッタ層，
第２導電型アノード層，もしくは第２導電型ドレイン層
を深くして表面濃度を高くしても第２導電型キャリアの
注入効率を低減でき、その結果、高速で製造バラツキが
小さく特性が安定した電力用半導体装置を実現すること
ができる。
【００１９】
【発明の実施の形態】以下、本発明に係る電力用半導体
装置の実施形態を添付図面を用いて詳細に説明する。な
お、以下の全ての実施形態においては、説明の便宜のた
めに、第１導電型をｎ型とし、第２導電型をｐ型として
いるが、それぞれの型を入れ換えてｎ型を第２導電型と
し、ｐ型を第１導電型としても良い。
【００２０】まず、本発明に係る電力用半導体装置の第
１実施形態として、半導体装置がダイオードである場合
について図１ないし図５を用いて説明する。図１は、本
発明の第１実施形態に係る電力用半導体装置を示す断面
図である。図１において、電力用半導体装置としてのダ
イオード２０は、高抵抗のｎ型半導体により形成された
ｎ型ベース層（半導体基板）２１と、このｎ型ベース層
２１の一方の面（図１においては下側）に高濃度のｎ型
不純物により拡散形成されたｎ型カソード層２２と、ｎ
型ベース層２１の他方の面（図１においては上側）にｐ
型不純物により拡散形成されたｐ型アノード層２３と、
このｐ型アノード層２３の表面から途中の深さまで選択
的に形成されたトレンチ溝２４と、ｎ型カソード層２２
上に設けられた第１の主電極としてのカソード電極２５
と、トレンチ溝４内を含むｐ型アノード層２３上に形成
されたアノード電極２６と、を備えている。
【００２１】上記構成による第１実施形態に係る電力用
半導体装置は、ｐ型アノード層２３のトレンチ溝２４の
溝底部のｐ型アノード層２３が低濃度部分においてアノ
ード電極がコンタクトし、トレンチ溝２４に挟まれて選
択的に残されている部分は高濃度部分においてコンタク
トしている。図１において、トレンチ溝２４の深さはお
よそ２０μｍ程度であり、また、トレンチ溝２４の底部
とベース層２１との距離はおよそ１０μｍ程度である。
さらに、図１の右側に示す不純物濃度はｐ型アノード層
２３の表面部分の不純物濃度Ｃ1 が「１×１０19cm-3」
であり、トレンチ溝２４の底部の不純物濃度Ｃ2 が「１
×１０16cm-3」である。また、図１に示されるトレンチ
溝２４の幅はおよそ２μｍ程度であり、溝と溝との離間
距離はおよそ１０μｍ程度である。
【００２２】上述したように、不純物濃度Ｃ1 を「１×
１０19cm-3」とし、不純物濃度Ｃ2を「１×１０16c
m-3」としているのは、電力用半導体装置においては、
ｐ型エミッタ（アノード）の注入効率γとｐ型エミッタ
（アノード）の表面濃度Ｃｐの間に図２の特性図に示す
ような関係が存在し、かつ、注入効率γを一定の範囲に
限定することにより半導体装置の高速化を図ることがで
きるので、このパラメータを制御することにより所望の
高速化された半導体装置を得ることができるからであ
る。図２は、ｎ型ベース層の厚さを５５μｍとし、ｐ型
アノード層の厚さを３μｍ程度にした場合の一様な厚さ
のｐ型アノード層に対する計算モデルであり、この図よ
り明らかなようにｐ型アノード層のドーズ量を低減する
と正孔の注入効率は低減できることが分かる。
【００２３】したがって、溝を形成して、この溝内にア
ノード電極を形成することにより、ｐ型アノード層の不
純物濃度Ｃ1 「１×１０19cm-3」から不純物濃度Ｃ2
「１×１０16cm-3」までの不純物濃度範囲に、アノード
電極がコンタクトすることになる。この結果、正孔の注
入濃度が低減され、しかも、ｎ型カソード層からｎ型ベ
ース層中に注入された電子は、主にトレンチ溝底部の不
純物濃度Ｃ2 に形成されたコンタクト部分からアノード
電極に排出されるので、半導体装置の高速化が図れる共
に、不純物濃度Ｃ1 のような高不純物濃度の部分にもア
ノード電極がコンタクトしているため、コンタクト抵抗
の増加を抑えることができる。
【００２４】図３は、図１のように構成された本発明に
係る電力用半導体装置のｎ型高抵抗ベース層２１のキャ
リア密度と距離との関係を従来例との比較のもとに示し
たものである。この計算結果は、ｐ型アノード層２３の
深さを１０μｍとし、トレンチの深さを７μｍに形成
し、耐圧６００Ｖ以上で、Ｖf ＝２Ｖ，ＩA ＝２０Ａが
得られるようにした場合のものである。このように、本
実施形態においてはｐ型エミッタの正孔注入効率が低減
された結果、特にアノード側で蓄積キャリア量が低減
し、従来例と比較して素子の高速化が図られていること
が分かる。
【００２５】図４は、ｐ型エミッタすなわちアノードの
注入効率とアノード電流を縦軸にとり、横軸のオン電圧
に対して全電流と正孔電流とがどの程度の値をとるかを
示す特性図である。図より明らかなように、高電流領域
ほど注入効率低減効果が大きくなることが分かる。
【００２６】図５は、本発明に係る電力用半導体装置の
効果としての素子の高速化を示す特性図である。図にお
いて、ｔrrは逆回復時間、Ｉrrは逆回復電流を示してお
り、実線で示す特性が本実施形態に係るものであり、破
線で示すのが従来例のものである。本実施形態にあって
は、逆回復電流Ｉrrが従来例の約半分に低減され、逆回
復時間ｔrrが約２／３に短縮されているので、半導体装
置のオン電圧と逆回復特性が向上し、素子の高速化が図
られていることが分かる。
【００２７】以上説明した第１実施形態のように、本発
明はｐ型エミッタ層の深さを超えない深さの溝を形成し
てこの溝の内面とエミッタの表面の全体にコンタクトす
る電極を形成するものであれば、溝の形状は上述したト
レンチ溝に限られない。すなわち、図６に示す第２実施
形態に係る電力用半導体装置２０Ａのように、ｐ型アノ
ード層２３に形成する溝の形状をＶ字状溝２４Ａとし、
このＶ字状溝の内面とアノード層２３の表面の全体にコ
ンタクトをとるようにアノード電極２６Ａを形成するよ
うにしても良い。なお、図６においてはアノード電極２
６Ａの上表面はＶ字状溝２４Ａの形状に沿うようにＶ字
状の切り込みが入ったものとして表されているが、アノ
ード電極の上表面は平坦面となっていても良い。
【００２８】また、図１に示される第１実施形態におい
ては、１０μｍの間隔で２μｍ幅のトレンチ溝を形成す
るものとして説明したが、本発明はこれに限定されず、
図７に示す第３実施形態に係る電力用半導体装置２０Ｂ
のように、トレンチ溝２４Ｂを１μｍ間隔で１μｍ幅程
度に形成するようにしても、上述の２つの実施形態と同
様の効果を奏する。
【００２９】なお、上述の３つの実施形態は、電力用半
導体装置をダイオードにより構成するものとして説明し
たが、本発明はこれにも限定されず、半導体装置はダイ
オード以外の素子により構成されていても良い。例え
ば、図８ないし図１０に示す第４ないし第６実施形態の
ように、本発明に係る電力用半導体装置を絶縁ゲート型
バイポーラトランジスタ（ＩＧＢＴ）に適用しても良
い。
【００３０】図８は、本発明の第４実施形態に係る電力
用半導体装置としてのＩＧＢＴ３０を示す断面図であ
る。図８において、ＩＧＢＴ３０は、ｎ型半導体基板に
より構成される高抵抗のｎ型ベース層３１と、このｎ型
ベース層３１の一方の面（図８においては下面）に形成
されたｐ型ドレイン層３２と、このｐ型ドレイン層３２
の表面から途中の深さまでに、一定幅で一定距離ずつ離
間して形成されたトレンチ溝３３と、が設けられてい
る。一方、ｎ型ベース層３１の他方の面には、選択的に
形成されたｐ型ベース層３４と、このｐ型ベース層３４
内に形成されたｎ型ソース層３５と、ｎ型ベース層３１
とｎ型ソース層３５との間のｐ型ベース層３４上にゲー
ト絶縁膜３６を介して形成されたゲート電極３７と、が
設けられている。
【００３１】なお、これらゲート電極３７、ゲート絶縁
膜３６、ｐ型ベース層３４、ｎ型ベース層３１及びｎ型
ソース層３５により、ＣＨ１をチャネル領域とする電子
注入用ＭＯＳＦＥＴが構成されている。ｐ型ドレイン層
３２の表面およびトレンチ溝３３内には、第１の主電極
としてのドレイン電極３８が形成されている。また、ｎ
型ソース層３５およびｐ型ベース層３４上には、ｎ型ソ
ース層３５とｐ型ベース層３４に接して第２の主電極と
してのソース電極３９が形成されている。
【００３２】このような構成を有するＩＧＢＴ３０は、
以下のような幾つかの方法により製造することができ
る。第１の製造方法は表面に前述の電子注入用ＭＯＳＦ
ＥＴ構造を形成してから裏面にｐ型ドレイン層を形成す
るものである。まず、ｎ型ベース層３１となる半導体基
板にゲート絶縁膜３６を形成した後、ゲート電極３７を
形成する。続いて、ゲート電極３７をマスクとしてセル
フアラインでｐ型ベース層３４とｎ型ソース層３５を二
重拡散により形成した後、ソース電極３９を形成する。
次に、ｎ型ベース層３１の裏面にｐ型ドレイン層３２を
形成し、このｐ型ドレイン層３２にトレンチ溝３３を形
成する。最後に、トレンチ溝３３の内面とドレイン層３
２の表面の全体にわたりドレイン電極３８を形成して完
成する。
【００３３】図８に示されるＩＧＢＴ３０の第２の製造
方法は、まず裏面にｐ型ドレイン層３２を形成し、この
ドレイン層にトレンチ溝３３を形成する。次に、表面に
電子注入用ＭＯＳＦＥＴ構造を上記と同一の工程により
形成する。その後、トレンチ溝３３の内面とドレイン層
３２の表面の全体にわたってコンタクトをとるようにド
レイン電極３８を形成する。
【００３４】第３の製造方法は、まず、ｎ型ベース層３
１の裏面にｐ型ドレイン層を形成した後、ｎ型ベース層
３１の表面側に電子注入用ＭＯＳＦＥＴ構造を形成して
ゲート電極，ソース電極を形成し、その後、再び裏面の
ｐ型ドレイン層３２にトレンチ溝３３を形成してドレイ
ン電極３８を形成する。この第４実施形態に係るＩＧＢ
Ｔは、これら３つの方法の何れにより製造しても良い。
【００３５】図８に示した第４実施形態に係る半導体装
置は、本発明をＩＧＢＴに適用したものであったが、本
発明はこれに限定されず、例えば、図９および図１０に
示す第５および第６実施形態のように、ＩＧＢＴと逆並
列に接続される還流ダイオードとを一体化した構造にも
適用することが可能である。
【００３６】図９において、第５実施形態に係る電力用
半導体装置としての逆導通型のＩＧＢＴ４０は、ｎ型半
導体基板より成る高抵抗のｎ型ベース層４１と、このｎ
型ベース層４１のＩＧＢＴ領域４１ａ（図９では右側）
の一方側の面（図９では下面）にｐ型半導体により形成
されたｐ型ドレイン層４２と、ＩＧＢＴ領域４１ａの他
方側の面（図９では上面）にｐ型半導体により選択的に
形成されたｐ型ベース層４３と、このｐ型ベース層４３
内にｎ型半導体により選択的に形成された高濃度のｎ型
ソース層４４と、ｎ型ベース層４１とｎ型ソース層４４
との間のｐ型ベース層４３上にゲート絶縁膜４５を介し
て形成されたゲート電極４６と、を備えている。これら
のゲート電極４６，ゲート絶縁膜４５，ｐ型ベース層４
３，ｎ型ベース層４１およびｎ型ソース層４４によりＣ
Ｈ１をチャネル領域とする電子注入用ＭＯＳＦＥＴが構
成されている。
【００３７】一方、ダイオードは、ｎ型ベース層４１の
ダイオード領域４１ｂ（図９では左側）の一方側の面
（同じく下面）に形成されたｎ型カソード層４７と、他
方側の面（図９では上面）に選択的に形成されたｐ型ア
ノード層４８と、このｐ型アノード層４８に選択的に形
成されたトレンチ溝４９と、が設けられている。
【００３８】ｎ型ベース層４１の一方の表面側には、Ｉ
ＧＢＴのｐ型ドレイン層４２と、ダイオードのｎ型カソ
ード層の全体に接するように第１の主電極としてのドレ
イン（カソード）電極５０が設けられており、また、ｎ
型ベース層４１の他方の面側には、ＩＧＢＴのｎ型ソー
ス層４４，ｐ型ベース層４３とダイオードのｐ型アノー
ド層４８にコンタクトをとる第２の主電極としてのソー
ス（アノード）電極５１が設けられている。このソース
電極５１は、ｐ型ベース層４３とｎ型ソース層４４の両
方に接するソース電極５１ａと、ダイオード側のトレン
チ溝４９の内面およびｐ型アノード層４８の上面の全体
に接するアノード電極５１ｂとを含んでいる。このよう
な概略構成を有する逆導通型ＩＧＢＴ４０は、絶縁膜５
２下の分離領域を挟んでダイオード領域とＩＧＢＴ領域
とに分けられている。
【００３９】以上の構成において、ＩＧＢＴ領域４１ａ
におけるｎ型ベース層４１の厚さはマージンを見込んで
約１２０μｍ程度に形成されているが、ダイオード領域
４１ｂにおけるｎ型ベース層４１の厚さは約半分の６０
μｍ程度となっている。すなわち、ダイオードはＩＧＢ
Ｔよりも薄い高抵抗ベース層によって構成されているの
で、誘導負荷により逆起電力が発生して、半導体装置が
逆方向にターンオンした場合、素子（ダイオード）は低
いオン電圧で導通する。
【００４０】図１０に示す第６実施形態に係る逆導通型
のＩＧＢＴのように、ＩＧＢＴ領域に形成されるｐ型ベ
ース層４３とダイオード領域に形成されるｐ型アノード
層４８０とを同一工程において同時に形成し、その後、
ダイオード領域についてはトレンチ溝を形成し、ＩＧＢ
Ｔ領域についてはｎ型ソース層を形成したのち、同一の
工程でアノード電極を含むソース電極の形成を行なうよ
うにする。これによりｐ型ベース層と同一工程で形成し
たｐ型アノード層の注入効率を任意の値に設定すること
が可能となり、製造工程の簡略化と素子の高速化を図る
ことができる。なお、図１０において、図９と同一符号
を用いたものは、同一または相当する構成要素を示して
いるものとして重複説明を省略する。
【００４１】このように第６実施形態に係る電力用半導
体装置は、ｐ型アノード層４８０の厚さを、表面濃度
ＣS＝２×１０17ｃｍ-3で不純物ドーズ量ＱD ＝１×１
０14ｃｍ-2のｐ型ベース層４３の厚さと同一にしたが、
トレンチ溝４９が形成されていて、ダイオードのｎ型カ
ソード層からｎ型ベース層中に注入された電子は、主に
トレンチ底部のＣS＝１×１０16ｃｍ-3の低濃度部分に
形成されたコンタクトを介してアノード電極（ソース電
極）５１に排出されるので、不純物ドーズ量ＱDが「１
×１０13ｃｍ-2」の単一拡散層と同等の効果を奏する。
異なる素子における複数の拡散層の製造工程を同一工程
で同時に行なうことができ、同一工程で製造された拡散
層であってもトレンチ溝等を形成して構成を異ならせる
ようにしたので、異なったドーズ量の拡散層を形成する
ことができる。
【００４２】以上説明した第１ないし第６実施形態に係
る電力用半導体装置は、何れもｐ型エミッタ層にトレン
チ溝を形成することによりｎ型ベース層に対するｐ型エ
ミッタ層の拡散層の深さを充分に確保しながらｐ型エミ
ッタ層の見かけ上の不純物ドーズ量を低減して素子の高
速化を図っている。以上本発明の実施形態を説明した
が、本発明は上述の実施形態に限定されるものではな
く、本発明の趣旨を超えない範囲で種々の変形・変更が
可能である。
【００４３】
【発明の効果】以上詳細に説明したように、本発明に係
る電力用半導体装置によれば、高速で特性が安定した電
力用半導体装置を提供することができる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る電力用半導体装置
の要部を示す断面図である。
【図２】第１実施形態の電力用半導体装置のｐエミッタ
表面濃度と注入効率との関係を示す特性図である。
【図３】第１実施形態の電力用半導体装置のキャリア分
布を示す特性図である。
【図４】第１実施形態の電力用半導体装置のオン電圧に
対するアノード電流と注入効率との関係を示す特性図で
ある。
【図５】第１実施形態の電力用半導体装置の逆回復特性
を示す特性図である。
【図６】本発明の第２実施形態に係る電力用半導体装置
の要部を示す断面図である。
【図７】本発明の第３実施形態に係る電力用半導体装置
の要部を示す断面図である。
【図８】本発明の第４実施形態に係る電力用半導体装置
の要部を示す断面図である。
【図９】本発明の第５実施形態に係る電力用半導体装置
の要部を示す断面図である。
【図１０】本発明の第６実施形態に係る電力用半導体装
置の要部を示す断面図である。
【図１１】従来の逆導通型ＩＧＢＴの等価回路図であ
る。
【図１２】従来の電力用半導体装置としてのダイオード
の要部を示す断面図である。
【符号の説明】
２１、４１ 高抵抗ｎ型ベース層 ２２、４２ ｎ型カソード層 ２３、３２、４８、４８０ ｐ型アノード層 ２４、、２４Ｂ、３３、４９、４９０ トレンチ溝 ２５ カソード電極 ２６ アノード電極 ２４Ａ Ｖ溝 ４３ ｐ型ベース層 ４４ ｎ型ソース層 ４５ ゲート絶縁膜 ４６ ゲート電極 ３８、５０ ドレイン電極 ５１ ソース電極
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年３月２５日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】全図
【補正方法】変更
【補正内容】
【図１】
【図２】
【図３】
【図５】
【図４】
【図６】
【図７】
【図８】
【図９】
【図１１】
【図１０】
【図１２】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78 ６５７Ｄ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】高抵抗の第１導電型ベース層と、 前記第１導電型ベース層の表面に形成され、かつ、その
    表面から途中の深さまでの溝が形成された第２導電型の
    エミッタ層と、 前記溝内を含む前記第２導電型エミッタ層上に形成され
    た主電極と、 を備えることを特徴とする電力用半導体装置。
  2. 【請求項２】高抵抗の第１導電型ベース層と、 前記第１導電型ベース層の一方の表面に形成されたカソ
    ード層と、 前記ベース層の他方の表面に形成され、かつ、その表面
    から途中の深さまでの溝が形成された第２導電型アノー
    ド層と、 前記第１導電型カソード層上に形成された第１の主電極
    と、 前記溝内を含む前記第２導電型アノード層上に形成され
    た第２の主電極と、 を備えることを特徴とする電力用半導体装置。
  3. 【請求項３】高抵抗の第１導電型ベース層と、 前記第１導電型ベース層の一方の表面に形成され、か
    つ、その表面から途中の深さまでの溝が形成された第２
    導電型ドレイン層と、 前記ベース層の他方の表面に形成された第２導電型ベー
    ス層と、 前記第２導電型ベース層内に形成された第１導電型ソー
    ス層と、 前記第１導電型ベース層と前記第１導電型ソース層との
    間の前記第２導電型ベース層にゲート絶縁膜を介して設
    けられたゲート電極と、 前記溝内を含む前記第２導電型ドレイン層上に形成され
    た第１の主電極と、 前記第２導電型ベース層および前記第１導電型ソース層
    に形成された第２の主電極と、 を備えることを特徴とする電力用半導体装置。
  4. 【請求項４】同一の半導体基板上に絶縁ゲート型バイポ
    ーラトランジスタと還流ダイオードとを逆並列に一体形
    成した電力用半導体装置において、 前記ダイオードのアノード層表面から途中の深さまで溝
    が形成され、前記溝内を含む前記アノード層上に前記ダ
    イオードの一方の電極が形成されていることを特徴とす
    る電力用半導体装置。
JP10069095A 1998-03-18 1998-03-18 電力用半導体装置 Abandoned JPH11274516A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP10069095A JPH11274516A (ja) 1998-03-18 1998-03-18 電力用半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP10069095A JPH11274516A (ja) 1998-03-18 1998-03-18 電力用半導体装置

Publications (1)

Publication Number Publication Date
JPH11274516A true JPH11274516A (ja) 1999-10-08

Family

ID=13392718

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10069095A Abandoned JPH11274516A (ja) 1998-03-18 1998-03-18 電力用半導体装置

Country Status (1)

Country Link
JP (1) JPH11274516A (ja)

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284575A (ja) * 2000-04-04 2001-10-12 Mitsubishi Electric Corp 圧接型半導体装置およびそれを用いた半導体スタック装置
JP2007134714A (ja) * 2005-11-09 2007-05-31 Infineon Technologies Ag 高い強度をもつパワーｉｇｂｔ
EP1918980A3 (en) * 2006-11-02 2008-07-09 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
KR100897820B1 (ko) 2007-07-26 2009-05-15 주식회사 동부하이텍 반도체 소자와 그의 제조방법
US7847345B2 (en) 2006-08-28 2010-12-07 Mitsubishi Electric Corporation Insulated gate semiconductor device and method for manufacturing the same
JP2011134998A (ja) * 2009-12-25 2011-07-07 Toyota Motor Corp 半導体装置
JP2011134861A (ja) * 2009-12-24 2011-07-07 Toyota Motor Corp 半導体装置及びその製造方法
JP2012089822A (ja) * 2010-09-21 2012-05-10 Toshiba Corp 半導体装置
US8350289B2 (en) 2008-10-17 2013-01-08 Kabushiki Kaisha Toshiba Semiconductor device
JP2014187080A (ja) * 2013-03-22 2014-10-02 Panasonic Corp 半導体素子、半導体装置及び複合モジュール
US9041143B2 (en) 2013-03-22 2015-05-26 Kabushiki Kaisha Toshiba Semiconductor devices
US9620631B2 (en) 2012-09-12 2017-04-11 Kabushiki Kaisha Toshiba Power semiconductor device
US10700217B2 (en) 2018-08-21 2020-06-30 Kabushiki Kaisha Toshiba Semiconductor device
CN113169226A (zh) * 2018-12-19 2021-07-23 三菱电机株式会社 半导体装置

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001284575A (ja) * 2000-04-04 2001-10-12 Mitsubishi Electric Corp 圧接型半導体装置およびそれを用いた半導体スタック装置
JP2007134714A (ja) * 2005-11-09 2007-05-31 Infineon Technologies Ag 高い強度をもつパワーｉｇｂｔ
US7847345B2 (en) 2006-08-28 2010-12-07 Mitsubishi Electric Corporation Insulated gate semiconductor device and method for manufacturing the same
EP1918980A3 (en) * 2006-11-02 2008-07-09 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
US7659576B2 (en) 2006-11-02 2010-02-09 Sanyo Electric Co., Ltd. Semiconductor device and method of manufacturing the same
KR100897820B1 (ko) 2007-07-26 2009-05-15 주식회사 동부하이텍 반도체 소자와 그의 제조방법
US8350289B2 (en) 2008-10-17 2013-01-08 Kabushiki Kaisha Toshiba Semiconductor device
JP2011134861A (ja) * 2009-12-24 2011-07-07 Toyota Motor Corp 半導体装置及びその製造方法
JP2011134998A (ja) * 2009-12-25 2011-07-07 Toyota Motor Corp 半導体装置
JP2012089822A (ja) * 2010-09-21 2012-05-10 Toshiba Corp 半導体装置
US9620631B2 (en) 2012-09-12 2017-04-11 Kabushiki Kaisha Toshiba Power semiconductor device
JP2014187080A (ja) * 2013-03-22 2014-10-02 Panasonic Corp 半導体素子、半導体装置及び複合モジュール
US9041143B2 (en) 2013-03-22 2015-05-26 Kabushiki Kaisha Toshiba Semiconductor devices
US10700217B2 (en) 2018-08-21 2020-06-30 Kabushiki Kaisha Toshiba Semiconductor device
CN113169226A (zh) * 2018-12-19 2021-07-23 三菱电机株式会社 半导体装置
CN113169226B (zh) * 2018-12-19 2024-05-31 三菱电机株式会社 半导体装置

Similar Documents

Publication Publication Date Title
CN1967868B (zh) 半导体装置及其制造方法
JP2663679B2 (ja) 伝導度変調型ｍｏｓｆｅｔ
US5079602A (en) Insulated gate bipolar transistor
CN110400839B (zh) 半导体装置以及半导体装置的制造方法
JPH02126682A (ja) 半導体装置およびその製造方法
CN101170109A (zh) 半导体装置及其制造方法
JPWO2002063695A1 (ja) 絶縁ゲート型バイポーラトランジスタ、半導体装置、絶縁ゲート型バイポーラトランジスタの製造方法、および半導体装置の製造方法
JPH03238871A (ja) 半導体装置およびその製造方法
US11322604B2 (en) Semiconductor device and manufacturing method thereof
JPH07115189A (ja) 絶縁ゲート型バイポーラトランジスタ
US7250639B1 (en) Insulated gate bipolar transistor
JPH06196705A (ja) 逆導通型絶縁ゲートバイポーラトランジスタ及びその製造方法
JPH11274516A (ja) 電力用半導体装置
JP2018152426A (ja) 半導体装置
JP2743057B2 (ja) 半導体装置
JP2001077357A (ja) 半導体装置
JP2950025B2 (ja) 絶縁ゲート型バイポーラトランジスタ
JPH04261065A (ja) 半導体装置
US12119395B2 (en) Insulated gate bipolar transistor
KR100555444B1 (ko) 트렌치 게이트형 전력용 반도체 소자 및 그 제조 방법
JP7524589B2 (ja) 半導体装置
US20230307445A1 (en) Semiconductor device
JP2827523B2 (ja) 半導体装置
WO2025009490A1 (ja) 半導体装置
JPH0244776A (ja) 絶縁ゲートバイポーラトランジスタ

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20051129

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20060110