JPH02278740A - 半導体装置のパッケージング方法 - Google Patents
半導体装置のパッケージング方法Info
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- JPH02278740A JPH02278740A JP9917789A JP9917789A JPH02278740A JP H02278740 A JPH02278740 A JP H02278740A JP 9917789 A JP9917789 A JP 9917789A JP 9917789 A JP9917789 A JP 9917789A JP H02278740 A JPH02278740 A JP H02278740A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
Landscapes
- Wire Bonding (AREA)
- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体装置のパッケージング方法に関する。
通常、ＩＣチップをリードフレームに取りつけるに際し
ては、ＩＣチップとリードフレーム間はワイヤーボンデ
ィングされるか、チップ上に形成された接続用突起電極
（バンプ）を介して接続される。
ては、ＩＣチップとリードフレーム間はワイヤーボンデ
ィングされるか、チップ上に形成された接続用突起電極
（バンプ）を介して接続される。
ワイヤーボンディングでＩＣチップを実装する場合、Ｉ
Ｃの！１０数（ピン数）が増した場合、例えば、ｌ０Ｉ
Ｉｌ！１角２００ビンのＩＣの場合、チップ上のボンデ
ィングパッドの間隔は２００ｍ以下となり、ワイヤリン
グ時のツール（キャピラリー）とワイヤーの接触する限
界値に迫り、これ以上は不可能である。
Ｃの！１０数（ピン数）が増した場合、例えば、ｌ０Ｉ
Ｉｌ！１角２００ビンのＩＣの場合、チップ上のボンデ
ィングパッドの間隔は２００ｍ以下となり、ワイヤリン
グ時のツール（キャピラリー）とワイヤーの接触する限
界値に迫り、これ以上は不可能である。
また、ボンディング時間においても、ワイヤーボンディ
ング方式では、１ワイヤー当たり約０．２秒必要とし、
２００ワイヤーの場合、４０秒のボンディング時間を要
する。
ング方式では、１ワイヤー当たり約０．２秒必要とし、
２００ワイヤーの場合、４０秒のボンディング時間を要
する。
これに対し、バンプを介して接続する方式は、−括して
接合するため、ボンディング時間が２秒程度となり、大
幅に短縮化が図れるが、チップ上にバンプを形成する為
（バンプを形成するには通常のＡ２電極上に拡散防止の
金属層の形成や接合の改善を図る接着層の形成が必要で
ある）、コストアップ、歩留まりの低下につながるとい
った問題があった。
接合するため、ボンディング時間が２秒程度となり、大
幅に短縮化が図れるが、チップ上にバンプを形成する為
（バンプを形成するには通常のＡ２電極上に拡散防止の
金属層の形成や接合の改善を図る接着層の形成が必要で
ある）、コストアップ、歩留まりの低下につながるとい
った問題があった。
本発明は上記問題点を解決するためになされたもので、
その目的とするところは、多ピン化への対応が図れると
共に、ボンディング時間の短縮化が図れ、しかもコスト
アップにつながらない半導体装置のパッケージング方法
を提供することにある。
その目的とするところは、多ピン化への対応が図れると
共に、ボンディング時間の短縮化が図れ、しかもコスト
アップにつながらない半導体装置のパッケージング方法
を提供することにある。
上記課題を解決するため本発明は、予めＩＣのボンディ
ングパッドに相対する位置にバンブを形成したリードフ
レームに封止枠を形成し、しかる後、前記リードフレー
ムを支えていたダイバーを切断すると共に端子をフォー
ミングして封止枠付リードフレームを形成し、該封止枠
付リードフレームにＩＣチップを接合し、該ＩＣチップ
を樹脂封止してなることを特徴とする。
ングパッドに相対する位置にバンブを形成したリードフ
レームに封止枠を形成し、しかる後、前記リードフレー
ムを支えていたダイバーを切断すると共に端子をフォー
ミングして封止枠付リードフレームを形成し、該封止枠
付リードフレームにＩＣチップを接合し、該ＩＣチップ
を樹脂封止してなることを特徴とする。
（実施例）
以下、本発明を実施例に基づいて説明する。第１図（ａ
）〜（ｄ）は本発明の一実施例を示す工程図である。ま
ず、リードフレーム１の適所、すなわちＩＣのボンディ
ングバンドに相対する位置にバンブ２を形成する（同図
（ａ）参照）。バンブ２は、Ａｕ等のＩＣ１１ｉ材料（
Ａ２）と接合性の良い材料で形成する６次に、上記リー
ドフレーム１に封止枠３をモールド成形する（同図（ｂ
）参照）、シかる後、リードフレームｌを支えていたダ
イバーを切断し、端子をフォーミングする（同図（Ｃ）
参照）、このように構成された封止枠付リードフレーム
４にＩＣチップ５を接合し、ボッティング等の方法によ
りＩＣチップ５を樹脂封止し、ＩＣの保護を行なう（同
図（ｄ）参照）。
）〜（ｄ）は本発明の一実施例を示す工程図である。ま
ず、リードフレーム１の適所、すなわちＩＣのボンディ
ングバンドに相対する位置にバンブ２を形成する（同図
（ａ）参照）。バンブ２は、Ａｕ等のＩＣ１１ｉ材料（
Ａ２）と接合性の良い材料で形成する６次に、上記リー
ドフレーム１に封止枠３をモールド成形する（同図（ｂ
）参照）、シかる後、リードフレームｌを支えていたダ
イバーを切断し、端子をフォーミングする（同図（Ｃ）
参照）、このように構成された封止枠付リードフレーム
４にＩＣチップ５を接合し、ボッティング等の方法によ
りＩＣチップ５を樹脂封止し、ＩＣの保護を行なう（同
図（ｄ）参照）。
これにより、従来例の如きワイヤーボンディングのパッ
ド間隔の制限は取り除かれ、リードフレームの加工限界
まで可能となる。また、ボンディング時間はパッド数に
関係なく一定（２秒程度）となり、工程の効率化が図れ
る。さらに、リードフレーム１にバンブ２を形成するた
め、バンブ２の材料を適切に選択すれば（上記実施例の
ようにＡｕを用いれば）、ウェハーの特別な加工は必要
とせず、ワイヤーボンディングされるのと同様の仕ｊｊ
ｌｃＡｌバッド）のままで良いので、コストダウンが図
れる。さらにまた、リードフレームｌには封止枠３が成
形されているので、後工程での封止が容易になる。
ド間隔の制限は取り除かれ、リードフレームの加工限界
まで可能となる。また、ボンディング時間はパッド数に
関係なく一定（２秒程度）となり、工程の効率化が図れ
る。さらに、リードフレーム１にバンブ２を形成するた
め、バンブ２の材料を適切に選択すれば（上記実施例の
ようにＡｕを用いれば）、ウェハーの特別な加工は必要
とせず、ワイヤーボンディングされるのと同様の仕ｊｊ
ｌｃＡｌバッド）のままで良いので、コストダウンが図
れる。さらにまた、リードフレームｌには封止枠３が成
形されているので、後工程での封止が容易になる。
なお、上記実施例では封止枠３をモールドで形成したが
、プリント板を形成するように積層して形成してもよい
。
、プリント板を形成するように積層して形成してもよい
。
本発明は上記のように、ＩＣチップとリードフレームの
接合時間の短縮化が図れると共に、多ピン対応が可能と
なり、また、従来のワイヤーボンディング用のＩＣをそ
のまま用いて一括ボンディングできるので、汎用性があ
りコストダウンが図れる。
接合時間の短縮化が図れると共に、多ピン対応が可能と
なり、また、従来のワイヤーボンディング用のＩＣをそ
のまま用いて一括ボンディングできるので、汎用性があ
りコストダウンが図れる。
第１図（ａ）〜（ｄ）は本発明の一実施例を示す工程図
である。 １・・・リードフレーム ２・・・バンブ ３・・・封止枠 ４・・・封止枠付リードフレーム ５・・・ＩＣチップ
である。 １・・・リードフレーム ２・・・バンブ ３・・・封止枠 ４・・・封止枠付リードフレーム ５・・・ＩＣチップ
Claims (1)
- （１）予めＩＣのボンディングパッドに相対する位置に
バンプを形成したリードフレームに封止枠を形成し、し
かる後、前記リードフレームを支えていたダイバーを切
断すると共に端子をフォーミングして封止枠付リードフ
レームを形成し、該封止枠付リードフレームにＩＣチッ
プを接合し、該ＩＣチップを樹脂封止してなる半導体装
置のパッケージング方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9917789A JPH02278740A (ja) | 1989-04-19 | 1989-04-19 | 半導体装置のパッケージング方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9917789A JPH02278740A (ja) | 1989-04-19 | 1989-04-19 | 半導体装置のパッケージング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02278740A true JPH02278740A (ja) | 1990-11-15 |
Family
ID=14240370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9917789A Pending JPH02278740A (ja) | 1989-04-19 | 1989-04-19 | 半導体装置のパッケージング方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02278740A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5318926A (en) * | 1993-02-01 | 1994-06-07 | Dlugokecki Joseph J | Method for packaging an integrated circuit using a reconstructed plastic package |
| US5406117A (en) * | 1993-12-09 | 1995-04-11 | Dlugokecki; Joseph J. | Radiation shielding for integrated circuit devices using reconstructed plastic packages |
| US5700697A (en) * | 1993-02-01 | 1997-12-23 | Silicon Packaging Technology | Method for packaging an integrated circuit using a reconstructed package |
| US6262362B1 (en) | 1994-04-01 | 2001-07-17 | Maxwell Electronic Components Group, Inc. | Radiation shielding of three dimensional multi-chip modules |
| US6261508B1 (en) | 1994-04-01 | 2001-07-17 | Maxwell Electronic Components Group, Inc. | Method for making a shielding composition |
| US6368899B1 (en) | 2000-03-08 | 2002-04-09 | Maxwell Electronic Components Group, Inc. | Electronic device packaging |
| US6455864B1 (en) | 1994-04-01 | 2002-09-24 | Maxwell Electronic Components Group, Inc. | Methods and compositions for ionizing radiation shielding |
| US6613978B2 (en) | 1993-06-18 | 2003-09-02 | Maxwell Technologies, Inc. | Radiation shielding of three dimensional multi-chip modules |
| US6720493B1 (en) | 1994-04-01 | 2004-04-13 | Space Electronics, Inc. | Radiation shielding of integrated circuits and multi-chip modules in ceramic and metal packages |
| US6813828B2 (en) | 2002-01-07 | 2004-11-09 | Gel Pak L.L.C. | Method for deconstructing an integrated circuit package using lapping |
| US6884663B2 (en) | 2002-01-07 | 2005-04-26 | Delphon Industries, Llc | Method for reconstructing an integrated circuit package using lapping |
| US7382043B2 (en) | 2002-09-25 | 2008-06-03 | Maxwell Technologies, Inc. | Method and apparatus for shielding an integrated circuit from radiation |
| US7696610B2 (en) | 2003-07-16 | 2010-04-13 | Maxwell Technologies, Inc. | Apparatus for shielding integrated circuit devices |
-
1989
- 1989-04-19 JP JP9917789A patent/JPH02278740A/ja active Pending
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5318926A (en) * | 1993-02-01 | 1994-06-07 | Dlugokecki Joseph J | Method for packaging an integrated circuit using a reconstructed plastic package |
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| US6858795B2 (en) | 1993-06-18 | 2005-02-22 | Maxwell Technologies, Inc. | Radiation shielding of three dimensional multi-chip modules |
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| US6261508B1 (en) | 1994-04-01 | 2001-07-17 | Maxwell Electronic Components Group, Inc. | Method for making a shielding composition |
| US6720493B1 (en) | 1994-04-01 | 2004-04-13 | Space Electronics, Inc. | Radiation shielding of integrated circuits and multi-chip modules in ceramic and metal packages |
| US6262362B1 (en) | 1994-04-01 | 2001-07-17 | Maxwell Electronic Components Group, Inc. | Radiation shielding of three dimensional multi-chip modules |
| US6368899B1 (en) | 2000-03-08 | 2002-04-09 | Maxwell Electronic Components Group, Inc. | Electronic device packaging |
| US6963125B2 (en) | 2000-03-08 | 2005-11-08 | Sony Corporation | Electronic device packaging |
| US6813828B2 (en) | 2002-01-07 | 2004-11-09 | Gel Pak L.L.C. | Method for deconstructing an integrated circuit package using lapping |
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| US7382043B2 (en) | 2002-09-25 | 2008-06-03 | Maxwell Technologies, Inc. | Method and apparatus for shielding an integrated circuit from radiation |
| US7696610B2 (en) | 2003-07-16 | 2010-04-13 | Maxwell Technologies, Inc. | Apparatus for shielding integrated circuit devices |
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