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JPH0547835A - 半導体装置の実装構造 - Google Patents

半導体装置の実装構造

Info

Publication number
JPH0547835A
JPH0547835A JP3200718A JP20071891A JPH0547835A JP H0547835 A JPH0547835 A JP H0547835A JP 3200718 A JP3200718 A JP 3200718A JP 20071891 A JP20071891 A JP 20071891A JP H0547835 A JPH0547835 A JP H0547835A
Authority
JP
Japan
Prior art keywords
semiconductor device
lead frame
resin
semiconductor element
tab
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP3200718A
Other languages
English (en)
Inventor
Koichi Ito
伊藤  公一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP3200718A priority Critical patent/JPH0547835A/ja
Publication of JPH0547835A publication Critical patent/JPH0547835A/ja
Pending legal-status Critical Current

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Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/79Apparatus for Tape Automated Bonding [TAB]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/50Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】 TAB式半導体装置をリードフレームへ接合
し、樹脂で封止した後の信頼性を向上させる。 【構成】 半導体素子1の電極6へ絶縁フィルムに形成し
たTAB式半導体装置7とリードフレーム3を接続し樹脂
で封止する。これにより半導体素子1の表面と裏面は直
接樹脂と接触させる。これによりパッケージ後フレーム
外からの不純物の侵入なくし信頼性を向上させる。この
半導体装置の実装構造は台パットを使用しない。

Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置に係り、さら
に詳しくは、樹脂封止剤と半導体素子の密着性を向上さ
せると共に樹脂封止後の信頼性を高めたさせた半導体装
置の実装構造に関するものである。
【0002】
【従来の技術】最近の電子機器に搭載される半導体素子
は大幅に増えるとともに半導体素子によって高機能なも
のも増えてきている。
【0003】図4(a) は、パッケージの四方にリードが
設けられた従来の半導体装置(以下QFPという)の一
例を示す平面図、図4(b) は、その断面図である。図に
おいて1は半導体素子、2は絶縁フィルムに形成した回路
パターンである。半導体素子1の電極6と接続する側をイ
ンナーリード2a、その反対側をアウターリード2bという
ことがある。
【0004】図3(a) は、TAB式半導体装置の一例を
示す平面図、図3(b) は、その断面図である。このよう
なTAB式半導体装置7は半導体装置1の電極6と回路パ
ターンのインナーリド2bを接続した後、図3(b) のよう
にフォーミングさせ、図4(b)のリードフレームの台パ
ット4に固着剤を塗布しTAB式半導体装置7の半導体素
子1を固定し、回路パターンのアウターリード2bとリー
ドフレームのリード3とをそれぞれ位置合わせし接続し
た後、これらの各素子の劣化を防止するため樹脂5によ
り封止し、リードフレームの各リード3を必要な長さで
切り離す。
【0005】
【発明が解決しようとする課題】前途のように、半導体
素子の高機能化が要求され種類も豊富になっておりパッ
ケージ後のリードの本数と外形サイズは同じでもTAB
式半導体装置の半導体素子の大きさはまちまちでありリ
ードフレームの台パットと半導体素子の大きさが合わな
いと対応できず専用のリードフレームを用意しなければ
ならないので製品のコストアップにつながる。
【0006】また、TAB式半導体装置をリードフレー
ムの台パットに固着する際にTAB式半導体装置のリー
ドを台パットとリードフレームのリードの高さに合わせ
フォーミングしなければならず、各リードを同じように
フォーミングすることは困難であった。このフォーミン
グの際にリードを曲げすぎるとクラックが入り接合時の
強度低下または、リード断線も起きる。そのうえ、TA
B式半導体装置の半導体素子にに固着されている台パッ
トを通じて封止外部にあるフレームとつながっており、
この経路によって半導体装置内に不純物が侵入し、半導
体素子を不良とする欠点がある。
【0007】また、リードフレームの台パットに塗布す
る固着剤が樹脂封止剤と熱膨張が異なる場合、台パット
とTAB式半導体装置の半導体素子に応力が加わり半導
体素子にクラックが発生することもある。
【0008】さらに、リードフレームの台パットと封止
樹脂剤とは密着性が悪いのでパッケージ後に樹脂と台パ
ットの間にすきまができ、にふくれが発生するこのため
樹脂封止後に半導体素子を不良にすることがある。
【0009】
【課題を解決するための手段】本発明が係る半導体装置
の実装構造は、半導体素子の電極へ絶縁性フィルムに形
成した回路パターンのインナーリードをそれぞれ接続し
て外形切断したTAB式半導体装置と、多数のリードを
有するリードフレームとからなり、前記TAB式半導体
装置の回路パターンのアウターリードにそれぞれ接続し
て樹脂で封止したもので、前記リードフレームに台パッ
ト部がなく前記TAB式半導体装置の表面と裏面に前記
樹脂が直接接触しているものである。
【0010】
【実施例】図1(a) ,図1(b)は本発明実施例の平面図
及び断面図である。図において7はキャリアフィルムに
設けた回路パターンのインナーリード2aに半導体素子1
の電極6を接続した半導体装置(以下TAB式半導体装
置という)である。このTAB式半導体装置7は図2(a)
に示すようにポリイミドフィルム等からなりこれに銅
箔からなる多数の回路パターン2を形成して半導体素子1
と接続して、回路パターン2を一点鎖点8で切断したもの
である。
【0011】図2(b) は、回路パターン2と半導体素子1
と接続した後切断した断面図である。図3(b) の様なリ
ードのフォーミングはしなくてよい。
【0012】図1の3はリードフレームのリード(以下
単にリードフレームという)である。5は例えばエポキ
シ樹脂で封止したパッケージである。上記のようなTA
B式半導体装置7のアウターリード2bとリードフレーム
のリード3を整合させ接合する。接合後に半導体素子1、
回路パターン2及びリードフレームのリード3を例えばエ
ポキシ樹脂で封止してパッケージ5し、リード3のリード
を適切な長さで切断してフォーミングすれば半導体装置
の製造は終了する。封止樹脂5は半導体素子1の表面と裏
面に直接接触しており、この半導体装置の実装構造はリ
ードフレームに台パットを使用しない。
【0013】
【発明の効果】以上の説明から明らかなように、本発明
は従来の樹脂封止の半導体素子裏面固定部であるリード
フレームの台パットをなくし、TAB式半導体装置の表
面と裏面とを同一の樹脂で覆うようにしたので外部から
の不純物が台パットを通して侵入することをなくした。
また、パッケージの外形サイズとリード本数が同じTA
B半導体装置ならば機能の違う半導体素子も使用可能と
なる。さらに、台パットへ固着剤を使用することもない
ので樹脂封止剤と固着剤の熱膨張の差による応力で半導
体素子へクラックがはいることもなくなる。また、樹脂
封止剤がリードフレームの台パットへ接触していたもの
から直接半導体素子に密着するようになったので樹脂封
止後の信頼性も向上し実用面でも効果大である。
【図面の簡単な説明】
【図1】 (a) 本発明の実施例の平面図。 (b) その断面図。
【図2】 (a) TAB式半導体装置の一例の平面図。 (b) その断面図。
【図3】 (a) TAB式半導体装置の一例の平面図。 (b) はその断面図。
【図4】 (a) 従来の半導体装置の実装構造を示す平面
図。 (b) その断面図。
【符号の説明】
1 : 半導体素子 2 : 回路パターン 3 : リードフレーム 4 : 台パット 5 : パッケージ 6 : 半導体素子の電極 7 : TAB式半導体装置 8 : 切断線 9 : キャリアフイルム

Claims (1)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子の電極へ絶縁性フィルムに形
    成した回路パターンのインナーリードをそれぞれ接続し
    て外形切断したTAB式半導体装置と、多数のリードを
    有するリードフレームとからなり、前記TAB式半導体
    装置の回路パターンのアウターリードを前記リードフレ
    ームのリードにそれぞれ接続して樹脂で封止した後、リ
    ードフレームのフレームが切離されてなる半導体装置に
    おいて、前記リードフレームに台パット部がなく、前記
    TAB式半導体装置の半導体素子の表面と裏面が直接前
    記樹脂に接触していることを特徴とする半導体装置の実
    装構造。
JP3200718A 1991-08-09 1991-08-09 半導体装置の実装構造 Pending JPH0547835A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP3200718A JPH0547835A (ja) 1991-08-09 1991-08-09 半導体装置の実装構造

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP3200718A JPH0547835A (ja) 1991-08-09 1991-08-09 半導体装置の実装構造

Publications (1)

Publication Number Publication Date
JPH0547835A true JPH0547835A (ja) 1993-02-26

Family

ID=16429054

Family Applications (1)

Application Number Title Priority Date Filing Date
JP3200718A Pending JPH0547835A (ja) 1991-08-09 1991-08-09 半導体装置の実装構造

Country Status (1)

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JP (1) JPH0547835A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5474958A (en) * 1993-05-04 1995-12-12 Motorola, Inc. Method for making semiconductor device having no die supporting surface
KR100483500B1 (ko) * 1996-03-06 2006-05-04 제너랄 세미컨덕터 아일랜드 전자소자제조용프레임과,전자소자의제조방법및그전자소자

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5474958A (en) * 1993-05-04 1995-12-12 Motorola, Inc. Method for making semiconductor device having no die supporting surface
KR100483500B1 (ko) * 1996-03-06 2006-05-04 제너랄 세미컨덕터 아일랜드 전자소자제조용프레임과,전자소자의제조방법및그전자소자

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