JPH022632A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH022632A JPH022632A JP14688788A JP14688788A JPH022632A JP H022632 A JPH022632 A JP H022632A JP 14688788 A JP14688788 A JP 14688788A JP 14688788 A JP14688788 A JP 14688788A JP H022632 A JPH022632 A JP H022632A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
この発明は半導体装置の製造方法に係り、特に絶縁ゲー
ト電界効果トランジスタの製造方法に関するものである
。
ト電界効果トランジスタの製造方法に関するものである
。
(従来の技術)
絶縁ゲート電界効果トランジスタの従来の製造方法を第
2図(al〜fhlを参照して説明する。
2図(al〜fhlを参照して説明する。
まず、半導体基板1に対してチャンネルストップイオン
打込みおよびフィールド酸化を行い、チャンネルストッ
プ層2およびフィールド酸化膜3を形成する。このフィ
ールド酸化膜形成により基板1上には、トランジスタを
形成するアクティブ領域と、それ以外のフィールド領域
に分けられる。
打込みおよびフィールド酸化を行い、チャンネルストッ
プ層2およびフィールド酸化膜3を形成する。このフィ
ールド酸化膜形成により基板1上には、トランジスタを
形成するアクティブ領域と、それ以外のフィールド領域
に分けられる。
その基板1上の全面にトランジスタのゲート絶縁膜とな
る酸化膜4を形成する。次に、しきい値コントロールの
ためのイオン打込み5を行い、基板lのアクティブ傾城
に不純物6を打込む、(第2図(a)) 次に、全面にゲート電極を形成するためのポリシリコン
層7を形成する。そのポリシリコン層7にリン拡散を施
し、低抵抗化する。(第2図(b))さらに、ポリシリ
コン層7上に通常のホトリソ技術でレジストパターン8
を形成しく第2図(C))そのレジストパターン8をマ
スクとしてポリシリコン層7と酸化膜4をエツチングす
ることにより、ゲート電極7aを形成し、かつその下の
みに酸化膜(ゲート絶縁膜)4を残す(第2図(d))
その後、同図のようにレジストパターン8を除去した上
で、ソース・ドレイン領域を形成するためのイオン打込
み9を行い、アクティブ領域中、ソース・ドレイン形成
領域に不純物10を打込む。
る酸化膜4を形成する。次に、しきい値コントロールの
ためのイオン打込み5を行い、基板lのアクティブ傾城
に不純物6を打込む、(第2図(a)) 次に、全面にゲート電極を形成するためのポリシリコン
層7を形成する。そのポリシリコン層7にリン拡散を施
し、低抵抗化する。(第2図(b))さらに、ポリシリ
コン層7上に通常のホトリソ技術でレジストパターン8
を形成しく第2図(C))そのレジストパターン8をマ
スクとしてポリシリコン層7と酸化膜4をエツチングす
ることにより、ゲート電極7aを形成し、かつその下の
みに酸化膜(ゲート絶縁膜)4を残す(第2図(d))
その後、同図のようにレジストパターン8を除去した上
で、ソース・ドレイン領域を形成するためのイオン打込
み9を行い、アクティブ領域中、ソース・ドレイン形成
領域に不純物10を打込む。
この時、不純物10は不純物6より濃度を濃くする。ま
たこの時イオン打込み分布を良くするために、ソース・
ドレイン形成領域の表面に薄膜酸化膜11を事前に形成
し7ておく。この薄IIK酸化IIり11は同時にゲー
ト電極7aの表面などにも形成される。
たこの時イオン打込み分布を良くするために、ソース・
ドレイン形成領域の表面に薄膜酸化膜11を事前に形成
し7ておく。この薄IIK酸化IIり11は同時にゲー
ト電極7aの表面などにも形成される。
次にアニールを行って不純物6とIOを活性化させるこ
とにより、基板1のアクティブ領域にしきい値コントロ
ール領域12およびソース・ドレイン領域13を形成す
る(第2図(e))。
とにより、基板1のアクティブ領域にしきい値コントロ
ール領域12およびソース・ドレイン領域13を形成す
る(第2図(e))。
次に全面に層間絶縁膜14を形成し、その上にレジスト
パターン15を形成する(第2図(f))そして、その
レジストパターン15をマスクとして層間絶縁膜14お
よび薄膜酸化膜IIをエツチングすることにより、これ
らに、ソース・ドレイン領域13およびゲート電極7a
上でコンタクトホール16を形成する(第2図fgl)
、続いて、レジストパターン15を除去した上で、コン
タクトホール16のエツジを滑らかにするためのコンタ
クトリフローを行う、その後、同第2図(幻のようにコ
ンタクトイオン打込み17を行うことにより、ソース・
ドレイン領域13のコンタクトホール部分に不純物18
を打込む。
パターン15を形成する(第2図(f))そして、その
レジストパターン15をマスクとして層間絶縁膜14お
よび薄膜酸化膜IIをエツチングすることにより、これ
らに、ソース・ドレイン領域13およびゲート電極7a
上でコンタクトホール16を形成する(第2図fgl)
、続いて、レジストパターン15を除去した上で、コン
タクトホール16のエツジを滑らかにするためのコンタ
クトリフローを行う、その後、同第2図(幻のようにコ
ンタクトイオン打込み17を行うことにより、ソース・
ドレイン領域13のコンタクトホール部分に不純物18
を打込む。
次いで、熱処理を行い不純物18を活性化させることに
より、ソース・ドレイン領域13のコンタクトホール部
分に高濃度の深い層19を形成する(第2図(hl)、
最後にアルミの蒸着とバターニングを行うことにより、
コンタクトホール16を通してソース・ドレイン領域1
3およびゲート電#1j7aの各々に接続されるアルミ
配線20を同第2図[hlに示すように形成する。
より、ソース・ドレイン領域13のコンタクトホール部
分に高濃度の深い層19を形成する(第2図(hl)、
最後にアルミの蒸着とバターニングを行うことにより、
コンタクトホール16を通してソース・ドレイン領域1
3およびゲート電#1j7aの各々に接続されるアルミ
配線20を同第2図[hlに示すように形成する。
(発明が解決しようとする課題)
しかるに、以上のような従来の製造方法では次のような
欠点があった。
欠点があった。
■ 第2図(c)のホトリソ工程とそれに続く工、チン
グ工程でゲート長が決まるが、両工程間の変換差により
微細なゲート長を精度よく得るこ七ができなかった。
グ工程でゲート長が決まるが、両工程間の変換差により
微細なゲート長を精度よく得るこ七ができなかった。
■ ソース・ドレイン領域13から直接アルミ配線20
を引出すため、ソース・ドレイン領域13におけるアル
ミの突き抜けなどを防止するためのコンタクトイオン打
込み17(高濃度の深い層19の形成工程)が必要とな
る。
を引出すため、ソース・ドレイン領域13におけるアル
ミの突き抜けなどを防止するためのコンタクトイオン打
込み17(高濃度の深い層19の形成工程)が必要とな
る。
■ ソース・ドレイン領域I3から直接アルミ配線20
を引出すため、コンタクトホール16とアルミ配線20
の形成限界でトランジスタの縮小化が制限される。
を引出すため、コンタクトホール16とアルミ配線20
の形成限界でトランジスタの縮小化が制限される。
■ トランジスタの縮小化に伴いコンタクトホール16
の径が小さくなり、アスペクト比が高くなるので、配線
材料の埋込みが不充分となる。
の径が小さくなり、アスペクト比が高くなるので、配線
材料の埋込みが不充分となる。
■ 配線材料の埋込みを充分とするため、コンタクトリ
フローを必要とするが、該リフローにより層間絶縁膜1
4からのコンタクト部への不純物オートドープの問題が
生じる。
フローを必要とするが、該リフローにより層間絶縁膜1
4からのコンタクト部への不純物オートドープの問題が
生じる。
■ 表面の段差が激しく、コンタクトホール16の形成
やアルミ配線20の形成などパターン形成を精度よ(行
えなかった。
やアルミ配線20の形成などパターン形成を精度よ(行
えなかった。
この発明は以上の点に鑑みなされたもので、萬品實、高
精度な微細な絶縁ゲート電界効果トランジスタを少ない
工程で形成できる半導体装置の製造方法を提供すること
を目的とする。
精度な微細な絶縁ゲート電界効果トランジスタを少ない
工程で形成できる半導体装置の製造方法を提供すること
を目的とする。
(課題を解決するための手段)
この発明では、半導体基板上をアクティブ領域とフィー
ルド領域に分離した後、第1ポリシリコンIIIの全面
形成とバターニングにより、アクティブ領域両側のフィ
ールド領域上にソース・ドレインの引出し電極層を残存
第1ポリシリコン膜で形成し、その後、アクティブ領域
中のゲート形成領域およびフィールド領域上を覆うよう
にレジストパターンを形成し、そのレジストパターンを
マスクとしてイオン打込みすることにより、アクティブ
領域中ソース・ドレイン形成領域にソース・ドレイン領
域を形成し、その後、レジストパターンを除去した上で
第2ポリシリコン膜の全面形成と異方性エツチングを行
うことにより、前記ソースドレイン領域上であり前記引
出し電極層の側壁部分に相互接続用のサイドウオールを
形成し、その後、引出し電極層の表面、サイドウオール
の表面およびアクティブ領域の基板露出表面にゲート絶
縁膜を形成した後、第3ポリシリコン膜の全面形成とエ
ッチバックにより、ゲート絶縁膜で覆われたサイドウオ
ール間を埋めて表面を平坦にするようにゲート電極を形
成し、その後平坦な表面上に層間絶縁膜を形成し、ゲー
ト電極および一対の引出し電極層上でコンタクトホール
を開け、金属配線層を形成するものである。
ルド領域に分離した後、第1ポリシリコンIIIの全面
形成とバターニングにより、アクティブ領域両側のフィ
ールド領域上にソース・ドレインの引出し電極層を残存
第1ポリシリコン膜で形成し、その後、アクティブ領域
中のゲート形成領域およびフィールド領域上を覆うよう
にレジストパターンを形成し、そのレジストパターンを
マスクとしてイオン打込みすることにより、アクティブ
領域中ソース・ドレイン形成領域にソース・ドレイン領
域を形成し、その後、レジストパターンを除去した上で
第2ポリシリコン膜の全面形成と異方性エツチングを行
うことにより、前記ソースドレイン領域上であり前記引
出し電極層の側壁部分に相互接続用のサイドウオールを
形成し、その後、引出し電極層の表面、サイドウオール
の表面およびアクティブ領域の基板露出表面にゲート絶
縁膜を形成した後、第3ポリシリコン膜の全面形成とエ
ッチバックにより、ゲート絶縁膜で覆われたサイドウオ
ール間を埋めて表面を平坦にするようにゲート電極を形
成し、その後平坦な表面上に層間絶縁膜を形成し、ゲー
ト電極および一対の引出し電極層上でコンタクトホール
を開け、金属配線層を形成するものである。
(作 用)
上記のような製造方法においては、ソース・ドレイン領
域形成時のレジストパターン形成工程、つまり、ホトリ
ソ工程のみでゲート長が決まるようになる。また、ソー
ス・ドレイン領域は、ポリシリコンでフィールド領域上
に引出されて金属配線と接続されるようになる。さらに
、ゲート電極形成終了後は表面が平坦となる。
域形成時のレジストパターン形成工程、つまり、ホトリ
ソ工程のみでゲート長が決まるようになる。また、ソー
ス・ドレイン領域は、ポリシリコンでフィールド領域上
に引出されて金属配線と接続されるようになる。さらに
、ゲート電極形成終了後は表面が平坦となる。
(実施例)
以下この発明の一実施例を第1図(al〜fm+を参照
して説明する。
して説明する。
まず、半導体基板31に対して従来と同様にチャンネル
ストップイオン打込みおよびフィールド酸化を行い、チ
ャンネルストップN32およびフィールド酸化膜33を
形成する。これにより基板31上はアクティブ領域とフ
ィールド領域に分けられる。その両頭域に分けられた基
板31上にイオン打込み用とポリシリコンのエツチング
ストッパーとしての薄い酸化膜34を200人程変形成
し、その上にポリシリコン膜35をLPCVD法で35
00人程度成長させる。そして、そのポリシリコン膜3
5に公知の拡散技術でリン拡散を施し、ソース・ドレイ
ンの引出し″Fit極層として利用できるように抵抗を
下げた後、該ポリシリコ゛ン膜35上に公知のホトリソ
技術でレジストパターン36を形成する。
ストップイオン打込みおよびフィールド酸化を行い、チ
ャンネルストップN32およびフィールド酸化膜33を
形成する。これにより基板31上はアクティブ領域とフ
ィールド領域に分けられる。その両頭域に分けられた基
板31上にイオン打込み用とポリシリコンのエツチング
ストッパーとしての薄い酸化膜34を200人程変形成
し、その上にポリシリコン膜35をLPCVD法で35
00人程度成長させる。そして、そのポリシリコン膜3
5に公知の拡散技術でリン拡散を施し、ソース・ドレイ
ンの引出し″Fit極層として利用できるように抵抗を
下げた後、該ポリシリコ゛ン膜35上に公知のホトリソ
技術でレジストパターン36を形成する。
(第1図(a))
そして、そのレジストパターン36をマスクとしてポリ
シリコン膜35を反応性イオンエツチング(RI B>
によりドライエツチングすることにより、8亥ポリシリ
コンIIW35を、アクティブ領域両側のフィールド領
域上にソース・ドレインの引出し電極層35aとしての
み残す(第1図(b))次に、同図のようにレジストパ
ターン36を除去した後、トランジスタのしきい値コン
トロールのためのイオン打込み37を薄い酸化膜34を
通して行い、基板31のアクティブ領域に不純物38を
打°込む。
シリコン膜35を反応性イオンエツチング(RI B>
によりドライエツチングすることにより、8亥ポリシリ
コンIIW35を、アクティブ領域両側のフィールド領
域上にソース・ドレインの引出し電極層35aとしての
み残す(第1図(b))次に、同図のようにレジストパ
ターン36を除去した後、トランジスタのしきい値コン
トロールのためのイオン打込み37を薄い酸化膜34を
通して行い、基板31のアクティブ領域に不純物38を
打°込む。
次に、公知のホトリソ技術でゲート長を決定する処理を
行うが、段差が大きいため、ここでは多層レジスト工程
を採用した。まず、第1図fclに示すように基板31
上の全面にPMMA39を12000人程度コ入子ィン
グし、表面を平坦化した後、その上にポジレジスト40
812000 入子度コーティングする。そして、同第
1図(c)のようにポジレジスト40をバターニングし
てから、第1図fdlに示すように同一パターンにPM
MA39もバターニングし、2層構造のレジストパター
ンでアクティブ領域中ゲート形成領域およびフィールド
領域が覆われた状態とする。そして、その2層構造のレ
ジストパターンをマスクとして、該レジストパターンで
覆われていないアクティブ領域のソース・ドレイン形成
領域にのみ、不純物38より高濃度にソース・ドレイン
形成用の不純物4Iをイオン打込み42により打込む。
行うが、段差が大きいため、ここでは多層レジスト工程
を採用した。まず、第1図fclに示すように基板31
上の全面にPMMA39を12000人程度コ入子ィン
グし、表面を平坦化した後、その上にポジレジスト40
812000 入子度コーティングする。そして、同第
1図(c)のようにポジレジスト40をバターニングし
てから、第1図fdlに示すように同一パターンにPM
MA39もバターニングし、2層構造のレジストパター
ンでアクティブ領域中ゲート形成領域およびフィールド
領域が覆われた状態とする。そして、その2層構造のレ
ジストパターンをマスクとして、該レジストパターンで
覆われていないアクティブ領域のソース・ドレイン形成
領域にのみ、不純物38より高濃度にソース・ドレイン
形成用の不純物4Iをイオン打込み42により打込む。
その後、レジストパターンを除去した上で、アニール処
理を施す、このアニール処理により不純物41.38は
活性化され、基+ff131のアクティブ領域にはソー
ス・ドレイン形成領域にソース・ドレイン領域43が、
またその相互間のゲート形成領域にはしきい値コントロ
ール領域44が形成される(第2図tel)、この時、
引出し電極層35aの表面には酸化膜45が形成される
。
理を施す、このアニール処理により不純物41.38は
活性化され、基+ff131のアクティブ領域にはソー
ス・ドレイン形成領域にソース・ドレイン領域43が、
またその相互間のゲート形成領域にはしきい値コントロ
ール領域44が形成される(第2図tel)、この時、
引出し電極層35aの表面には酸化膜45が形成される
。
しかる後、この酸化IyA45とアクティブ領域の薄い
酸化膜34を除去し、引出し電極層35aとソース・ド
レイン領域43およびしきい値コントロール領域44の
表面を露出させた後、全表面にポリシリコンTa46を
3000人程度0厚さに形成する(第1U!J(f+)
、この時、ポリシリコン膜46の生成には公知のドープ
ドLPCVD法を用いる。しかも最初の500 人名
はノンドブとし、残り2500人をドーピングする。こ
れは、しきい値コントロール9■域44に不純物が供給
されないようにするためである。ドーピングはホスフィ
ンを用いて実施した。
酸化膜34を除去し、引出し電極層35aとソース・ド
レイン領域43およびしきい値コントロール領域44の
表面を露出させた後、全表面にポリシリコンTa46を
3000人程度0厚さに形成する(第1U!J(f+)
、この時、ポリシリコン膜46の生成には公知のドープ
ドLPCVD法を用いる。しかも最初の500 人名
はノンドブとし、残り2500人をドーピングする。こ
れは、しきい値コントロール9■域44に不純物が供給
されないようにするためである。ドーピングはホスフィ
ンを用いて実施した。
しかる後、ポリシリコンM、46を公知の異方性ドライ
エツチング(Rr E)により全面エツチングする。す
ると、ポリシリコン膜46は、第1図(幻に示すように
、ソース・ドレイン領域43上で前記引出し電極層35
aの側壁部分にのみサイドウオール46aとしてのみ残
る。このサイドウオール46aによりソース・ドレイン
形成用43と弓出し?It掻層35aが電気的に接続さ
れる。
エツチング(Rr E)により全面エツチングする。す
ると、ポリシリコン膜46は、第1図(幻に示すように
、ソース・ドレイン領域43上で前記引出し電極層35
aの側壁部分にのみサイドウオール46aとしてのみ残
る。このサイドウオール46aによりソース・ドレイン
形成用43と弓出し?It掻層35aが電気的に接続さ
れる。
次に、熱酸化を行うことにより、引出し電極層35aの
表面、サイドウオール46aの表面およびアクティブ領
域の基板露出表面にゲート絶縁膜(SiO2膜) 47
を形成する(第1図(h))。この時、熱酸化をウェッ
トa、’J囲気中で850℃、25分間行うとすると、
ポリシリコンからなる引出し電極層35aおよびサイド
ウオール46a (リン濃度は共に6X10”/−とす
る)の表面にはゲート絶縁膜47として500 八属の
Sin、膜が、またシングルシリコンのアクティブ領域
基板露出表面には同ゲート絶縁M47として100 A
厚の5ift膜が形成される。また、熱酸化をウェット
0.雰囲気中で850℃、45分間行うとすると、引出
し電極層35aおよびサイドウオール468表面には9
00人厚0SiO□膜が形成される。また、基板露出表
面には200 八属の5iO1膜が形成される。この熱
酸化時にサイドウオール46a中のリン濃度が均一化さ
れ、かつサイドウオール46aとソース・ドレイン領域
43間のオーミック性が向上する。
表面、サイドウオール46aの表面およびアクティブ領
域の基板露出表面にゲート絶縁膜(SiO2膜) 47
を形成する(第1図(h))。この時、熱酸化をウェッ
トa、’J囲気中で850℃、25分間行うとすると、
ポリシリコンからなる引出し電極層35aおよびサイド
ウオール46a (リン濃度は共に6X10”/−とす
る)の表面にはゲート絶縁膜47として500 八属の
Sin、膜が、またシングルシリコンのアクティブ領域
基板露出表面には同ゲート絶縁M47として100 A
厚の5ift膜が形成される。また、熱酸化をウェット
0.雰囲気中で850℃、45分間行うとすると、引出
し電極層35aおよびサイドウオール468表面には9
00人厚0SiO□膜が形成される。また、基板露出表
面には200 八属の5iO1膜が形成される。この熱
酸化時にサイドウオール46a中のリン濃度が均一化さ
れ、かつサイドウオール46aとソース・ドレイン領域
43間のオーミック性が向上する。
次に、基板31上の全面にゲート電極形成用のポリシリ
コン膜48を公知のLPCVD法で6000人程度0厚
さに形成し、低抵抗化のためのリン拡散を施すく第1図
(1)) その後、図示しないレジストをコーティングし、ポリシ
リコン#48の段差を埋めた後、引出し電極層35a上
のゲート塘!!膜47が露出するまでポリシリコン膜4
8とレジストのエッチバックをRIEドライエツチング
技術で施すことにより、ゲート絶5ill!47で覆わ
れたサイドウオール46a間にのみポリシリコン膜48
を残し、ゲート電極48aを形成する(第1図(Jl)
、このゲート電極形成によりサイドウオール46a間が
埋められて表面は平坦となる。
コン膜48を公知のLPCVD法で6000人程度0厚
さに形成し、低抵抗化のためのリン拡散を施すく第1図
(1)) その後、図示しないレジストをコーティングし、ポリシ
リコン#48の段差を埋めた後、引出し電極層35a上
のゲート塘!!膜47が露出するまでポリシリコン膜4
8とレジストのエッチバックをRIEドライエツチング
技術で施すことにより、ゲート絶5ill!47で覆わ
れたサイドウオール46a間にのみポリシリコン膜48
を残し、ゲート電極48aを形成する(第1図(Jl)
、このゲート電極形成によりサイドウオール46a間が
埋められて表面は平坦となる。
しかる後、平坦となったゲート電極48aおよび引出し
電極層35a上に層間絶縁膜49を公知(7) LPC
VD法テ12000人厚に形へ属る(第1図(k))こ
の時、層間絶縁膜49は、下池が平坦化されているため
、リフローされにくい膜でも良いo’!IIけて、層間
絶縁膜49上に同図のようにレジストパターン50を形
成する。
電極層35a上に層間絶縁膜49を公知(7) LPC
VD法テ12000人厚に形へ属る(第1図(k))こ
の時、層間絶縁膜49は、下池が平坦化されているため
、リフローされにくい膜でも良いo’!IIけて、層間
絶縁膜49上に同図のようにレジストパターン50を形
成する。
そして、そのレジストパターン50をマスクとして層間
絶縁膜49およびゲート絶縁)模47をドライエツチン
グすることにより、これらに、ゲート電148a上およ
び引出し電極層35a上にで各々コンタクトホール51
を開け、その後レジストパターン50を除去する(第1
図(1))。
絶縁膜49およびゲート絶縁)模47をドライエツチン
グすることにより、これらに、ゲート電148a上およ
び引出し電極層35a上にで各々コンタクトホール51
を開け、その後レジストパターン50を除去する(第1
図(1))。
その後、アルミの7000人程度0蒸着とパターニング
を行うことにより、コンタクトホール51を通してゲー
ト電極48aおよび一対の引出し電極層35aの各々に
接続されるアルミ配vI52を形成する(第1図((2
)) 以上で絶縁ゲート電界効果トランジスタが完成する。
を行うことにより、コンタクトホール51を通してゲー
ト電極48aおよび一対の引出し電極層35aの各々に
接続されるアルミ配vI52を形成する(第1図((2
)) 以上で絶縁ゲート電界効果トランジスタが完成する。
(発明の効果)
以上詳述したようなこの発明の製造方法によれば次のよ
うな効果が得られる。
うな効果が得られる。
■ ゲート長を決めるための工程はホトリソ工程のみで
、エツチングとの変換差を気にすることなくゲート長が
決定されるため、ゲート長を精炭良く形成でき、かつ微
細なゲート長も簡単に得られる。
、エツチングとの変換差を気にすることなくゲート長が
決定されるため、ゲート長を精炭良く形成でき、かつ微
細なゲート長も簡単に得られる。
■ ソース・トルレイン餠域をポリシリコンでフィール
ド領域上に引出し、そのポリシリコン引き出し電極層に
金属配線を接続するようにしたから、ソース・ドレイン
領域のコンタクト部には高1度の深い層を形成するため
のイオン打込み工程は省略できる。
ド領域上に引出し、そのポリシリコン引き出し電極層に
金属配線を接続するようにしたから、ソース・ドレイン
領域のコンタクト部には高1度の深い層を形成するため
のイオン打込み工程は省略できる。
■ ソース・ドレイン領域をポリシリコンでフィールド
領域上に引出し、フィールド領域上で層間絶縁膜にコン
タクトホールを開け、金属配線を形成しているから、ト
ランジスタ部分の縮小化はコンタクトホールおよび金属
配線の形成限界に左右されなくなり、より縮小化が可能
となる。また、コンタクトホールはトランジスタ部分の
縮小化に影響されずに大きくでき、したがって7スペク
ト比を小さくし得るので、配線材料を充分に埋め込むこ
とができる。
領域上に引出し、フィールド領域上で層間絶縁膜にコン
タクトホールを開け、金属配線を形成しているから、ト
ランジスタ部分の縮小化はコンタクトホールおよび金属
配線の形成限界に左右されなくなり、より縮小化が可能
となる。また、コンタクトホールはトランジスタ部分の
縮小化に影響されずに大きくでき、したがって7スペク
ト比を小さくし得るので、配線材料を充分に埋め込むこ
とができる。
■ ゲート電極形成終了状態で表面を平坦化できるので
、その後の肋間絶縁膜に対するコンタクトホールの形成
やアルミ配線形成などパターン形成を高精度に行い得る
。
、その後の肋間絶縁膜に対するコンタクトホールの形成
やアルミ配線形成などパターン形成を高精度に行い得る
。
■ ゲート電極形成終了状態で表面が平坦化されるので
、層間絶縁膜は不純物がドープされていないリフローさ
れにくい膜を適用可能であり、かつソース・ドレインの
コンタクトホールをフィールド領域上で大きく開けるこ
とができてコンタクトリフロー工程を必要としないため
、層間絶縁膜からのコンタクト部への不純物オートドー
プを皆無にすることができる。
、層間絶縁膜は不純物がドープされていないリフローさ
れにくい膜を適用可能であり、かつソース・ドレインの
コンタクトホールをフィールド領域上で大きく開けるこ
とができてコンタクトリフロー工程を必要としないため
、層間絶縁膜からのコンタクト部への不純物オートドー
プを皆無にすることができる。
第1図はこの発明の半導体装置の製造方法の一実施例を
示す工程断面図、第2図は従来の絶縁ゲート電界効果ト
ランジスタの製造方法を示す工程断面図である。 31・・・半導体基板、33・・・フィールド酸化膜、
35・・・ポリシリコン膜、35a・・・引出し電極層
、36・・・レジストパターン、39・・・PMMA、
40・・・ポジレジスト、42・・・イオン打込み、4
3・・・ソース・ドレイン領域、46・・・ポリシリコ
ン膜、46a・・・サイドウオール、47・・・ゲート
絶縁;1り、48・・・ポリシリコン膜、48a・・ゲ
ート電極、49・・・層間絶縁膜、51・・・コンタク
ト部ル、52・・・アルミ配線。 第1図 46:ポリシリコン、@ 第 図 従来の製造方法 第2 図
示す工程断面図、第2図は従来の絶縁ゲート電界効果ト
ランジスタの製造方法を示す工程断面図である。 31・・・半導体基板、33・・・フィールド酸化膜、
35・・・ポリシリコン膜、35a・・・引出し電極層
、36・・・レジストパターン、39・・・PMMA、
40・・・ポジレジスト、42・・・イオン打込み、4
3・・・ソース・ドレイン領域、46・・・ポリシリコ
ン膜、46a・・・サイドウオール、47・・・ゲート
絶縁;1り、48・・・ポリシリコン膜、48a・・ゲ
ート電極、49・・・層間絶縁膜、51・・・コンタク
ト部ル、52・・・アルミ配線。 第1図 46:ポリシリコン、@ 第 図 従来の製造方法 第2 図
Claims (1)
- 【特許請求の範囲】 (a)半導体基板上をアクティブ領域とフィールド領域
に分離した後、第1ポリシリコン膜の全面形成とパター
ニングにより、アクティブ領域両側のフィールド領域上
に、ソース・ドレインの引出し電極層を残存第1ポリシ
リコン膜で形成する工程と、 (b)その後、アクティブ領域中のゲート形成領域およ
びフィールド領域上を覆うようにレジストパターンを形
成し、そのレジストパターンをマスクとしてイオン打込
みすることにより、アクティブ領域中、ソース・ドレイ
ン形成領域にソース・ドレイン領域を形成する工程と、 (c)その後、レジストパターンを除去した上で、第2
ポリシリコン膜の全面形成と異方性エッチングを行うこ
とにより、前記ソース・ドレイン領域上であり前記引出
し電極層の側壁部分に相互接続用のサイドウォールを形
成する工程と、 (d)その後、引出し電極層の表面、サイドウォールの
表面およびアクティブ領域の基板露出表面にゲート絶縁
膜を形成する工程と、 (e)その後、第3ポリシリコン膜の全面形成とエッチ
バックにより、ゲート絶縁膜で覆われたサイドウォール
間を埋めて表面を平坦にするようにゲート電極を形成す
る工程と、 (f)その後、平坦な表面上に層間絶縁膜を形成し、こ
の層間絶縁膜にゲート電極、および一対の引出し電極層
上でコンタクトホールを形成する工程と、(g)そのコ
ンタクトホールを通してゲート電極および引出し電極層
に接続される金属配線層を形成する工程とを具備してな
る半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14688788A JPH022632A (ja) | 1988-06-16 | 1988-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14688788A JPH022632A (ja) | 1988-06-16 | 1988-06-16 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH022632A true JPH022632A (ja) | 1990-01-08 |
Family
ID=15417823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14688788A Pending JPH022632A (ja) | 1988-06-16 | 1988-06-16 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH022632A (ja) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61276371A (ja) * | 1985-05-31 | 1986-12-06 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
-
1988
- 1988-06-16 JP JP14688788A patent/JPH022632A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61276371A (ja) * | 1985-05-31 | 1986-12-06 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
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