JPH02252316A - ジッタシミュレーション機能付きｐｌｌ回路 - Google Patents
ジッタシミュレーション機能付きｐｌｌ回路Info
- Publication number
- JPH02252316A JPH02252316A JP1074633A JP7463389A JPH02252316A JP H02252316 A JPH02252316 A JP H02252316A JP 1074633 A JP1074633 A JP 1074633A JP 7463389 A JP7463389 A JP 7463389A JP H02252316 A JPH02252316 A JP H02252316A
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- JP
- Japan
- Prior art keywords
- signal
- jitter
- oscillator
- adder
- low frequency
- Prior art date
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- Pending
Links
- 238000004088 simulation Methods 0.000 title claims description 6
- 230000005540 biological transmission Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル信号のスタッフ同期多重化に関し、
特にデスタッフジッタの発生をシミュレーション可能な
ＰＬＬ回路に関する。
特にデスタッフジッタの発生をシミュレーション可能な
ＰＬＬ回路に関する。
従来、この種のＰ １．、 ！、回路はデスタッフによ
って生じるジッタを抑圧するため、位相比較器、低域フ
ィルタ及び電圧制御発振器により構成されていた。
って生じるジッタを抑圧するため、位相比較器、低域フ
ィルタ及び電圧制御発振器により構成されていた。
上述した従来のＰＬＬ回路は、単に入力周波数に追従す
る機能しかないなめ、多重変換装置等伝送路を用意でき
ない環境において、実環境に近いジッタを含んだデータ
伝送の試験が行えないという欠点がある。
る機能しかないなめ、多重変換装置等伝送路を用意でき
ない環境において、実環境に近いジッタを含んだデータ
伝送の試験が行えないという欠点がある。
本発明の目的は前記課題を解決したジッタシミュレーシ
ョン機能付きＰＬ［−回路を提供することにある。
ョン機能付きＰＬ［−回路を提供することにある。
前記目的を達成するため、本発明に係るジッタシミュレ
ーション機能付きＰＬＬ回路は、位相比較器、低域フィ
ルタ及び電圧制御発振器がら成る位相ロックドループ内
に、信号発生器からの信号を加算する加算器を含むもの
である。
ーション機能付きＰＬＬ回路は、位相比較器、低域フィ
ルタ及び電圧制御発振器がら成る位相ロックドループ内
に、信号発生器からの信号を加算する加算器を含むもの
である。
以下、本発明の一実施例を図により説明する。
第１図は本発明の一実施例を示すブロック図である。
図において、位相比較器１、低域フィルタ２、電圧制御
発振器３とにより位相ロツクドルーグが構成されており
、本発明は信号発生器５からの信号を加算する加算器４
を前記位相ロックドループ内に装備したものである。
発振器３とにより位相ロツクドルーグが構成されており
、本発明は信号発生器５からの信号を加算する加算器４
を前記位相ロックドループ内に装備したものである。
通常の使い方では位相比較器１によって得られる入力信
号ｆｉと電圧制御発振器３の出力信号ｆｏの位相は、低
域フィルタ２によって平滑され、加算器４を通って電圧
制御発振器３を制御し、入力信号ｆｉに一致するよう動
作している。
号ｆｉと電圧制御発振器３の出力信号ｆｏの位相は、低
域フィルタ２によって平滑され、加算器４を通って電圧
制御発振器３を制御し、入力信号ｆｉに一致するよう動
作している。
このとき、信号発生器５から低周波の信号を加算器４に
加えることによって、定常位相差信号に低周波信号が加
算され、電圧制御発振器３は低周波成分によって周波数
が変動する。即ち、入力信号ｆｉが一定であるにも拘ら
ず、電圧制御発振器３の出力信号ｆｏはジッタを含んだ
信号となる。
加えることによって、定常位相差信号に低周波信号が加
算され、電圧制御発振器３は低周波成分によって周波数
が変動する。即ち、入力信号ｆｉが一定であるにも拘ら
ず、電圧制御発振器３の出力信号ｆｏはジッタを含んだ
信号となる。
又、信号発生器５の出力波形を変化させることによって
様々のジッタ発生パターンが得られる。
様々のジッタ発生パターンが得られる。
以上説明したように本発明はＰＬＬ回路の位相ロックド
ルー１の中に加算器を設けることによって、入力信号が
一定の場合でも信号発生器からめ正弦波・三角波・周波
数変調波と言って、信号パターンに応じて多様なジッタ
シミュレーションが可能となる。又、入力信号を加えな
い場合は自走周波数が変化することになり、ジッタ発生
器として伝送路の代用が可能であるという効果を有する
。
ルー１の中に加算器を設けることによって、入力信号が
一定の場合でも信号発生器からめ正弦波・三角波・周波
数変調波と言って、信号パターンに応じて多様なジッタ
シミュレーションが可能となる。又、入力信号を加えな
い場合は自走周波数が変化することになり、ジッタ発生
器として伝送路の代用が可能であるという効果を有する
。
第１図は本発明のジッタシミュレーション機能付きＰＬ
Ｌ回路の一実施例を示すブロック図である。 １・・・位相比較器 ２・・・低域フィルタ３・
・・電圧制御発振器 ４・・・加算器５・・・信号発
生器
Ｌ回路の一実施例を示すブロック図である。 １・・・位相比較器 ２・・・低域フィルタ３・
・・電圧制御発振器 ４・・・加算器５・・・信号発
生器
Claims (1)
- （１）位相比較器、低域フィルタ及び電圧制御発振器か
ら成る位相ロックドループ内に、信号発生器からの信号
を加算する加算器を含むことを特徴とするジッタシミュ
レーション機能付きＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1074633A JPH02252316A (ja) | 1989-03-27 | 1989-03-27 | ジッタシミュレーション機能付きｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1074633A JPH02252316A (ja) | 1989-03-27 | 1989-03-27 | ジッタシミュレーション機能付きｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02252316A true JPH02252316A (ja) | 1990-10-11 |
Family
ID=13552806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1074633A Pending JPH02252316A (ja) | 1989-03-27 | 1989-03-27 | ジッタシミュレーション機能付きｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02252316A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006008908A1 (ja) * | 2004-07-22 | 2006-01-26 | Advantest Corporation | ジッタ印加回路、及び試験装置 |
| JP2007295364A (ja) * | 2006-04-26 | 2007-11-08 | Nec Electronics Corp | Ｐｌｌ回路およびｐｌｌ回路を備える半導体装置 |
| US7616071B2 (en) | 2005-06-14 | 2009-11-10 | Nec Electronics Corporation | PLL circuit and semiconductor device provided with PLL circuit |
-
1989
- 1989-03-27 JP JP1074633A patent/JPH02252316A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2006008908A1 (ja) * | 2004-07-22 | 2006-01-26 | Advantest Corporation | ジッタ印加回路、及び試験装置 |
| US7287200B2 (en) | 2004-07-22 | 2007-10-23 | Advantest Corporation | Jitter applying circuit and test apparatus |
| US7616071B2 (en) | 2005-06-14 | 2009-11-10 | Nec Electronics Corporation | PLL circuit and semiconductor device provided with PLL circuit |
| JP2007295364A (ja) * | 2006-04-26 | 2007-11-08 | Nec Electronics Corp | Ｐｌｌ回路およびｐｌｌ回路を備える半導体装置 |
| JP4566944B2 (ja) * | 2006-04-26 | 2010-10-20 | ルネサスエレクトロニクス株式会社 | Ｐｌｌ回路およびｐｌｌ回路を備える半導体装置 |
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