JPH05189878A - マスタクロック生成装置 - Google Patents
マスタクロック生成装置Info
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- JPH05189878A JPH05189878A JP4002624A JP262492A JPH05189878A JP H05189878 A JPH05189878 A JP H05189878A JP 4002624 A JP4002624 A JP 4002624A JP 262492 A JP262492 A JP 262492A JP H05189878 A JPH05189878 A JP H05189878A
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- 238000005070 sampling Methods 0.000 claims description 3
- 230000005236 sound signal Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000009499 grossing Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【目的】Ｒ−ＤＡＴ信号処理に用いられるひとつのＦｃ
ｈ系マスタクロック発振器からＦｃｈ系マスタクロック
およびＦｓ系マスタクロックをそれぞれ生成する。 【構成】Ｒ−ＤＡＴの9.408 ＭＨｚのＮ倍のＦｃｈ系マ
スタクロック発振器１の出力周波数を分周器２で（１／
７３５）倍に分周し、分周器２の出力を基準周波数とし
て参照周波数と位相比較器４で位相を比較し、その差信
号を平滑するローパスフィルタ５の出力電圧に応じた周
波数を電圧制御発振器６で発生し、電圧制御発振器６の
出力周波数を分周手段10でサンプリング周波数Ｆｓが48
ＫＨｚ、44.1ＫＨｚおよび32ＫＨｚに応じてそれぞれ
（１／４８０）倍、（１／４４１）倍または（１／３２
０）倍に分周して選択し、分周手段10の出力周波数を位
相比較器４の参照周波数として閉ループを構成する。
ｈ系マスタクロック発振器からＦｃｈ系マスタクロック
およびＦｓ系マスタクロックをそれぞれ生成する。 【構成】Ｒ−ＤＡＴの9.408 ＭＨｚのＮ倍のＦｃｈ系マ
スタクロック発振器１の出力周波数を分周器２で（１／
７３５）倍に分周し、分周器２の出力を基準周波数とし
て参照周波数と位相比較器４で位相を比較し、その差信
号を平滑するローパスフィルタ５の出力電圧に応じた周
波数を電圧制御発振器６で発生し、電圧制御発振器６の
出力周波数を分周手段10でサンプリング周波数Ｆｓが48
ＫＨｚ、44.1ＫＨｚおよび32ＫＨｚに応じてそれぞれ
（１／４８０）倍、（１／４４１）倍または（１／３２
０）倍に分周して選択し、分周手段10の出力周波数を位
相比較器４の参照周波数として閉ループを構成する。
Description
【０００１】
【産業上の利用分野】本発明は、ロータリタイプ・ディ
ジタルオーディオテープレコーダ（以後、Ｒ−ＤＡＴと
する）信号処理のサンプリング周波数Ｆｓが48ＫＨｚ、
44.1ＫＨｚおよび32ＫＨｚの３周波に対応したマスタク
ロックの生成装置に関するものである。
ジタルオーディオテープレコーダ（以後、Ｒ−ＤＡＴと
する）信号処理のサンプリング周波数Ｆｓが48ＫＨｚ、
44.1ＫＨｚおよび32ＫＨｚの３周波に対応したマスタク
ロックの生成装置に関するものである。
【０００２】
【従来の技術】Ｒ−ＤＡＴ信号処理のマスタクロック
は、記録／再生に応じてメモリのアクセス管理や種々の
処理タイミング生成およびテープ上への記録フォーマッ
トなどを構成するためのクロックを生成するＦｃｈのＮ
倍のマスタクロック（以後、Ｆｃｈ系マスタクロックと
する）とＰＣＭオーディオ信号をＦｓに応じてアナログ
／ディジタル変換器（以後、ＡＤＣとする）およびディ
ジタル／アナログ変換器（以後、ＤＡＣとする）とイン
タフェースするためのクロックを生成するＦｓのＭ倍の
マスタクロック（以後、Ｆｓ系マスタクロックとする）
の２周波のマスタクロックが必要である。
は、記録／再生に応じてメモリのアクセス管理や種々の
処理タイミング生成およびテープ上への記録フォーマッ
トなどを構成するためのクロックを生成するＦｃｈのＮ
倍のマスタクロック（以後、Ｆｃｈ系マスタクロックと
する）とＰＣＭオーディオ信号をＦｓに応じてアナログ
／ディジタル変換器（以後、ＡＤＣとする）およびディ
ジタル／アナログ変換器（以後、ＤＡＣとする）とイン
タフェースするためのクロックを生成するＦｓのＭ倍の
マスタクロック（以後、Ｆｓ系マスタクロックとする）
の２周波のマスタクロックが必要である。
【０００３】以下に、従来のＲ−ＤＡＴ信号処理のマス
タクロック生成装置について説明する。図２は従来のＲ
−ＤＡＴ信号処理のマスタクロック生成装置のブロック
図を示す。
タクロック生成装置について説明する。図２は従来のＲ
−ＤＡＴ信号処理のマスタクロック生成装置のブロック
図を示す。
【０００４】図２において、Ａ，Ｂ，Ｃはそれぞれサン
プリング周波数Ｆｓが48ＫＨｚ、44.1ＫＨｚおよび32Ｋ
Ｈｚの256 倍の周波数を出力するＦｓ系マスタクロック
発振器、Ｄはフォーマットに基づいてテープ上に記録す
るためのクロック周波数Ｆｃｈの２倍の周波数18.816Ｍ
Ｈｚを出力するＦｃｈ系マスタクロック発振器、ＥはＦ
ｓ系マスタクロック発振器Ａ，Ｂ，Ｃいずれかの発振出
力をＦｓに応じて選択する選択手段、Ｆは選択手段Ｅに
より選択されたＦｓ系マスタクロックの出力周波数、Ｇ
はＦｓ系マスタクロックの出力周波数Ｆを入力にしてＰ
ＣＭオーディオ信号をＡＤＣおよびＤＡＣとインタフェ
ースするためなどのクロックを生成するＦｓ系クロック
生成手段、ＨはＦｃｈ系マスタクロック発振器Ｄの出力
周波数を入力にしてメモリのアクセス管理や種々の処理
タイミング生成およびテープ上への記録フォーマットな
どを構成するためのクロックを生成するＦｃｈ系多相ク
ロック生成手段である。
プリング周波数Ｆｓが48ＫＨｚ、44.1ＫＨｚおよび32Ｋ
Ｈｚの256 倍の周波数を出力するＦｓ系マスタクロック
発振器、Ｄはフォーマットに基づいてテープ上に記録す
るためのクロック周波数Ｆｃｈの２倍の周波数18.816Ｍ
Ｈｚを出力するＦｃｈ系マスタクロック発振器、ＥはＦ
ｓ系マスタクロック発振器Ａ，Ｂ，Ｃいずれかの発振出
力をＦｓに応じて選択する選択手段、Ｆは選択手段Ｅに
より選択されたＦｓ系マスタクロックの出力周波数、Ｇ
はＦｓ系マスタクロックの出力周波数Ｆを入力にしてＰ
ＣＭオーディオ信号をＡＤＣおよびＤＡＣとインタフェ
ースするためなどのクロックを生成するＦｓ系クロック
生成手段、ＨはＦｃｈ系マスタクロック発振器Ｄの出力
周波数を入力にしてメモリのアクセス管理や種々の処理
タイミング生成およびテープ上への記録フォーマットな
どを構成するためのクロックを生成するＦｃｈ系多相ク
ロック生成手段である。
【０００５】このように構成されたＲ−ＤＡＴ信号処理
のマスタクロック生成装置について、以下その動作につ
いて説明する。まず、Ｆｓが48ＫＨｚのとき、選択手段
ＥによりＦｓ系マスタクロック発振器Ａの出力が選択さ
れるので、Ｆｓ系クロック生成手段Ｇは48ＫＨｚの256
倍の出力周波数Ｆを入力クロックにしてＦｓ系クロック
生成手段でＰＣＭオーディオ信号をＡＤＣあるいはＤＡ
Ｃとインタフェースするためなどのクロックを生成す
る。
のマスタクロック生成装置について、以下その動作につ
いて説明する。まず、Ｆｓが48ＫＨｚのとき、選択手段
ＥによりＦｓ系マスタクロック発振器Ａの出力が選択さ
れるので、Ｆｓ系クロック生成手段Ｇは48ＫＨｚの256
倍の出力周波数Ｆを入力クロックにしてＦｓ系クロック
生成手段でＰＣＭオーディオ信号をＡＤＣあるいはＤＡ
Ｃとインタフェースするためなどのクロックを生成す
る。
【０００６】同様にＦｓが44.1ＫＨｚまたは32ＫＨｚの
ときは、選択手段ＥによりＦｓ系マスタクロック発振器
ＢまたはＣの出力周波数ＦがＦｓ系クロック生成手段Ｇ
の入力となる。すなわち、３Ｆｓに対応するＲ−ＤＡＴ
信号処理のＦｓ系マスタクロック発振器は３個必要とな
る。
ときは、選択手段ＥによりＦｓ系マスタクロック発振器
ＢまたはＣの出力周波数ＦがＦｓ系クロック生成手段Ｇ
の入力となる。すなわち、３Ｆｓに対応するＲ−ＤＡＴ
信号処理のＦｓ系マスタクロック発振器は３個必要とな
る。
【０００７】また、Ｆｃｈ系マスタクロック発振器Ｄの
出力周波数を入力クロックにしてＦｃｈ系多相クロック
生成手段Ｈはメモリのアクセス管理や種々の処理タイミ
ング生成およびテープ上への記録フォーマットなどを構
成するクロックを生成する。
出力周波数を入力クロックにしてＦｃｈ系多相クロック
生成手段Ｈはメモリのアクセス管理や種々の処理タイミ
ング生成およびテープ上への記録フォーマットなどを構
成するクロックを生成する。
【０００８】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、Ｆｓが48ＫＨｚ、44.1ＫＨｚおよび32Ｋ
Ｈｚの３周波に対応した複数個のＦｓ系マスタクロック
発振器とＦｃｈ系マスタクロック発振器が独立に必要と
なり、Ｒ−ＤＡＴシステムの小型化への弊害となるばか
りでなく、Ｆｓ系マスタクロックとＦｃｈ系マスタクロ
ックの周波数干渉からＡＤＣあるいはＤＡＣのアナログ
オーディオ信号にビート干渉が発生する要因にもなると
いう問題を有していた。
来の構成では、Ｆｓが48ＫＨｚ、44.1ＫＨｚおよび32Ｋ
Ｈｚの３周波に対応した複数個のＦｓ系マスタクロック
発振器とＦｃｈ系マスタクロック発振器が独立に必要と
なり、Ｒ−ＤＡＴシステムの小型化への弊害となるばか
りでなく、Ｆｓ系マスタクロックとＦｃｈ系マスタクロ
ックの周波数干渉からＡＤＣあるいはＤＡＣのアナログ
オーディオ信号にビート干渉が発生する要因にもなると
いう問題を有していた。
【０００９】本発明は上記従来の問題を解決するもの
で、Ｒ−ＤＡＴ信号処理に用いられるひとつのＦｃｈ系
マスタクロック発振器からＦｃｈ系マスタクロックおよ
びＦｓ系マスタクロックをそれぞれ生成することがで
き、複数個のＦｓ系およびＦｃｈ系のマスタクロック発
振器を必要としないことにより、ＡＤＣあるいはＤＡＣ
のアナログオーディオ信号にビート干渉が発生する要因
を軽減できるＲ−ＤＡＴ信号処理のマスタクロック生成
装置を提供することを目的とするものである。
で、Ｒ−ＤＡＴ信号処理に用いられるひとつのＦｃｈ系
マスタクロック発振器からＦｃｈ系マスタクロックおよ
びＦｓ系マスタクロックをそれぞれ生成することがで
き、複数個のＦｓ系およびＦｃｈ系のマスタクロック発
振器を必要としないことにより、ＡＤＣあるいはＤＡＣ
のアナログオーディオ信号にビート干渉が発生する要因
を軽減できるＲ−ＤＡＴ信号処理のマスタクロック生成
装置を提供することを目的とするものである。
【００１０】
【課題を解決するための手段】この目的を達成するため
に本発明のＲ−ＤＡＴ信号処理のマスタクロック生成装
置は、Ｒ−ＤＡＴのＦｃｈのＮ倍のＦｃｈ系マスタクロ
ック発振器の出力周波数を（１／７３５）倍に分周する
分周器と、前記分周器の出力を基準周波数として参照周
波数と位相を比較する位相比較器とその差信号を平滑す
るローパスフィルタの出力電圧に応じて周波数を発生す
る電圧制御発振器と前記電圧制御発振器の出力周波数を
Ｆｓが48ＫＨｚ、44.1ＫＨｚおよび32ＫＨｚに応じてそ
れぞれ（１／４８０）倍、（１／４４１）倍および（１
／３２０）倍に分周比を設定する分周手段とを有して前
記分周手段の出力周波数を前記位相比較器の参照周波数
として閉ループを構成するＰＬＬ回路とを備えたもので
ある。
に本発明のＲ−ＤＡＴ信号処理のマスタクロック生成装
置は、Ｒ−ＤＡＴのＦｃｈのＮ倍のＦｃｈ系マスタクロ
ック発振器の出力周波数を（１／７３５）倍に分周する
分周器と、前記分周器の出力を基準周波数として参照周
波数と位相を比較する位相比較器とその差信号を平滑す
るローパスフィルタの出力電圧に応じて周波数を発生す
る電圧制御発振器と前記電圧制御発振器の出力周波数を
Ｆｓが48ＫＨｚ、44.1ＫＨｚおよび32ＫＨｚに応じてそ
れぞれ（１／４８０）倍、（１／４４１）倍および（１
／３２０）倍に分周比を設定する分周手段とを有して前
記分周手段の出力周波数を前記位相比較器の参照周波数
として閉ループを構成するＰＬＬ回路とを備えたもので
ある。
【００１１】
【作用】本発明は上記した構成により、Ｒ−ＤＡＴのＦ
ｃｈのＮ倍のＦｃｈ系マスタクロック発振器の出力周波
数を、一方はＦｃｈ系多相クロック生成手段の入力と
し、他方は（１／７３５）倍に分周する分周器の入力と
し、位相比較器で分周器の出力を基準周波数として参照
周波数と位相を比較し、その差信号を平滑するローパス
フィルタの出力電圧に応じて周波数を発生する電圧制御
発振器の出力周波数を分周手段でＦｓが48ＫＨｚ、44.1
ＫＨｚおよび32ＫＨｚに応じてそれぞれ（１／４８０）
倍、（１／４４１）倍および（１／３２０）倍に分周比
を設定し、この分周手段の出力周波数を前記位相比較器
の参照周波数としてＰＬＬ回路を構成しているので、Ｆ
ｃｈのＮ倍のＦｃｈ系マスタクロック発振器を入力にし
てＰＬＬ回路の電圧制御発振器より（１２８×Ｆｓ×Ｎ
倍）の周波数をＦｓ系マスタクロックとして出力するこ
とができる。
ｃｈのＮ倍のＦｃｈ系マスタクロック発振器の出力周波
数を、一方はＦｃｈ系多相クロック生成手段の入力と
し、他方は（１／７３５）倍に分周する分周器の入力と
し、位相比較器で分周器の出力を基準周波数として参照
周波数と位相を比較し、その差信号を平滑するローパス
フィルタの出力電圧に応じて周波数を発生する電圧制御
発振器の出力周波数を分周手段でＦｓが48ＫＨｚ、44.1
ＫＨｚおよび32ＫＨｚに応じてそれぞれ（１／４８０）
倍、（１／４４１）倍および（１／３２０）倍に分周比
を設定し、この分周手段の出力周波数を前記位相比較器
の参照周波数としてＰＬＬ回路を構成しているので、Ｆ
ｃｈのＮ倍のＦｃｈ系マスタクロック発振器を入力にし
てＰＬＬ回路の電圧制御発振器より（１２８×Ｆｓ×Ｎ
倍）の周波数をＦｓ系マスタクロックとして出力するこ
とができる。
【００１２】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。図１は本発明の一実施例におけるＲ
−ＤＡＴ信号処理のマスタクロック生成装置のブロック
図を示す。
しながら説明する。図１は本発明の一実施例におけるＲ
−ＤＡＴ信号処理のマスタクロック生成装置のブロック
図を示す。
【００１３】図１において、１はＦｃｈのＮ倍のＦｃｈ
系マスタクロック発振器、２は（１／７３５）倍に分周
する分周器である。３はＰＬＬ回路であり、分周器１の
出力を基準周波数として参照周波数13と位相を比較する
位相比較器４と、その差信号を平滑するローパスフィル
タ５と、その出力電圧に応じて周波数を発生する電圧制
御発振器６と、電圧制御発振器６の出力周波数をＦｓが
48ＫＨｚ、44.1ＫＨｚおよび32ＫＨｚに応じてそれぞれ
（１／４８０）倍、（１／４４１）倍および（１／３２
０）倍する分周器７，８，９を選択する分周手段10で構
成されている。11は電圧制御発振器６より出力されるＦ
ｓ系マスタクロック、ＧはＦｓ系マスタクロックを入力
周波数にして生成されるＦｓ系クロック生成手段、Ｈは
Ｆｃｈマスタクロック発振器１より出力されるＦｃｈ系
マスタクロック12を入力にして生成されるＦｃｈ系多相
クロック生成手段である。
系マスタクロック発振器、２は（１／７３５）倍に分周
する分周器である。３はＰＬＬ回路であり、分周器１の
出力を基準周波数として参照周波数13と位相を比較する
位相比較器４と、その差信号を平滑するローパスフィル
タ５と、その出力電圧に応じて周波数を発生する電圧制
御発振器６と、電圧制御発振器６の出力周波数をＦｓが
48ＫＨｚ、44.1ＫＨｚおよび32ＫＨｚに応じてそれぞれ
（１／４８０）倍、（１／４４１）倍および（１／３２
０）倍する分周器７，８，９を選択する分周手段10で構
成されている。11は電圧制御発振器６より出力されるＦ
ｓ系マスタクロック、ＧはＦｓ系マスタクロックを入力
周波数にして生成されるＦｓ系クロック生成手段、Ｈは
Ｆｃｈマスタクロック発振器１より出力されるＦｃｈ系
マスタクロック12を入力にして生成されるＦｃｈ系多相
クロック生成手段である。
【００１４】このように構成された本実施例のＲ−ＤＡ
Ｔ信号処理のマスタクロック生成装置について、以下そ
の動作について説明する。いま、Ｒ−ＤＡＴのＦｃｈの
Ｎ倍の周波数を発生するＦｃｈ系マスタクロック発振器
１のＮ値を２倍とすると、Ｆｃｈ系マスタクロック12の
周波数値は18.816ＭＨｚとなる。この出力の一方をＲ−
ＤＡＴのメモリのアクセス管理や種々の処理タイミング
生成およびテープ上への記録フォーマットを構成するク
ロックを生成するＦｃｈ系多相クロック生成手段Ｈの入
力とする。
Ｔ信号処理のマスタクロック生成装置について、以下そ
の動作について説明する。いま、Ｒ−ＤＡＴのＦｃｈの
Ｎ倍の周波数を発生するＦｃｈ系マスタクロック発振器
１のＮ値を２倍とすると、Ｆｃｈ系マスタクロック12の
周波数値は18.816ＭＨｚとなる。この出力の一方をＲ−
ＤＡＴのメモリのアクセス管理や種々の処理タイミング
生成およびテープ上への記録フォーマットを構成するク
ロックを生成するＦｃｈ系多相クロック生成手段Ｈの入
力とする。
【００１５】また他方を分周器２で（１／７３５）倍に
分周し、その出力周波数25.6ＫＨｚの基準周波数と参照
周波数13をそれぞれ入力にして位相比較器４で位相を比
較し、その差信号の出力を平滑するローパスフィルタ５
の出力電圧に応じた周波数を電圧制御発振器６で発生さ
せる。この電圧制御発振器６の出力のＦｓ系マスタクロ
ック11をＡＤＣおよびＤＡＣのインタフェースのクロッ
ク生成などに用いるＦｓ系クロック生成手段Ｇと分周手
段10の入力クロックとする。
分周し、その出力周波数25.6ＫＨｚの基準周波数と参照
周波数13をそれぞれ入力にして位相比較器４で位相を比
較し、その差信号の出力を平滑するローパスフィルタ５
の出力電圧に応じた周波数を電圧制御発振器６で発生さ
せる。この電圧制御発振器６の出力のＦｓ系マスタクロ
ック11をＡＤＣおよびＤＡＣのインタフェースのクロッ
ク生成などに用いるＦｓ系クロック生成手段Ｇと分周手
段10の入力クロックとする。
【００１６】分周手段10は入力されたＦｓ系マスタクロ
ック11の周波数をＦｓが48ＫＨｚ、44.1ＫＨｚおよび32
ＫＨｚに応じてそれぞれ（１／４８０）倍、（１／４４
１）倍、および（１／３２０）倍する分周器７，８，９
をそれぞれ選択し、その出力周波数を位相比較器の参照
周波数13として閉ループを構成する。
ック11の周波数をＦｓが48ＫＨｚ、44.1ＫＨｚおよび32
ＫＨｚに応じてそれぞれ（１／４８０）倍、（１／４４
１）倍、および（１／３２０）倍する分周器７，８，９
をそれぞれ選択し、その出力周波数を位相比較器の参照
周波数13として閉ループを構成する。
【００１７】いま、Ｆｓが48ＫＨｚのときに、分周手段
10により（１／４８０）倍の分周器７が選択されたとす
ると、位相比較器４では分周器２からの周波数値25.6Ｋ
Ｈｚを基準周波数にして分周手段10の出力周波数の参照
周波数13と位相を比較するので、参照周波数13の周波数
値は25.6ＫＨｚとなるよう動作をする。よって、電圧制
御発振器６の出力であるＦｓ系マスタクロック周波数
は、（25.6ＫＨｚ×480倍）の12.288ＭＨｚつまり48Ｋ
Ｈｚの256 倍の周波数値となる。
10により（１／４８０）倍の分周器７が選択されたとす
ると、位相比較器４では分周器２からの周波数値25.6Ｋ
Ｈｚを基準周波数にして分周手段10の出力周波数の参照
周波数13と位相を比較するので、参照周波数13の周波数
値は25.6ＫＨｚとなるよう動作をする。よって、電圧制
御発振器６の出力であるＦｓ系マスタクロック周波数
は、（25.6ＫＨｚ×480倍）の12.288ＭＨｚつまり48Ｋ
Ｈｚの256 倍の周波数値となる。
【００１８】同様にＦｓが44.1ＫＨｚあるいは32ＫＨｚ
のときにおいても、分周手段10で分周器８，９がそれぞ
れ選択されるので、Ｆｓが48ＫＨｚの場合と同様の手順
を経て、電圧制御発振器６の出力のＦｓ系マスタクロッ
ク周波数はＦｓが44.1ＫＨｚのときは、（25.6ＫＨｚ×
441 倍）の11.2896 ＭＨｚつまり44.1ＫＨｚの256 倍の
周波数値となり、Ｆｓが32ＫＨｚのときは、（25.6ＫＨ
ｚ×320 倍）の8.192ＭＨｚつまり32ＫＨｚの256 倍の
周波数値となって出力されることになる。
のときにおいても、分周手段10で分周器８，９がそれぞ
れ選択されるので、Ｆｓが48ＫＨｚの場合と同様の手順
を経て、電圧制御発振器６の出力のＦｓ系マスタクロッ
ク周波数はＦｓが44.1ＫＨｚのときは、（25.6ＫＨｚ×
441 倍）の11.2896 ＭＨｚつまり44.1ＫＨｚの256 倍の
周波数値となり、Ｆｓが32ＫＨｚのときは、（25.6ＫＨ
ｚ×320 倍）の8.192ＭＨｚつまり32ＫＨｚの256 倍の
周波数値となって出力されることになる。
【００１９】すなわち、ＦｃｈのＮ倍のＦｃｈ系マスタ
クロック発振器１の出力周波数を入力にして電圧制御発
振器６の出力のＦｓ系マスタクロックの周波数（128 ×
Ｆｓ×Ｎ倍）の周波数値を得ることができ、Ｎを２，
３，…の整数値を選ぶことで、Ｆｓ系マスタクロックの
周波数は（128 ×Ｆｓ×２倍），（128 ×Ｆｓ×３
倍），…の周波数値が出力されるのである。
クロック発振器１の出力周波数を入力にして電圧制御発
振器６の出力のＦｓ系マスタクロックの周波数（128 ×
Ｆｓ×Ｎ倍）の周波数値を得ることができ、Ｎを２，
３，…の整数値を選ぶことで、Ｆｓ系マスタクロックの
周波数は（128 ×Ｆｓ×２倍），（128 ×Ｆｓ×３
倍），…の周波数値が出力されるのである。
【００２０】
【発明の効果】以上のように本発明によれば、Ｒ−ＤＡ
Ｔ信号処理で使用されるＦｃｈ系とＦｓ系マスタクロッ
クの２周波を得ようとするとき、ＦｃｈのＮ倍のＦｃｈ
系マスタクロック発振器のひとつの出力周波数からＦｓ
が48ＫＨｚ，44.1ＫＨｚおよび32ＫＨｚに応じたＦｓ系
マスタクロックの周波数（128 ×Ｆｓ×Ｎ倍）の周波数
値を得ることができるとともに、これらはＬＳＩ化が可
能な構成であることからＲ−ＤＡＴシステムの小型化に
も対応できる。
Ｔ信号処理で使用されるＦｃｈ系とＦｓ系マスタクロッ
クの２周波を得ようとするとき、ＦｃｈのＮ倍のＦｃｈ
系マスタクロック発振器のひとつの出力周波数からＦｓ
が48ＫＨｚ，44.1ＫＨｚおよび32ＫＨｚに応じたＦｓ系
マスタクロックの周波数（128 ×Ｆｓ×Ｎ倍）の周波数
値を得ることができるとともに、これらはＬＳＩ化が可
能な構成であることからＲ−ＤＡＴシステムの小型化に
も対応できる。
【００２１】また、ひとつのＦｃｈ系マスタクロックの
発振器から全てのクロックが生成されるので、周波数干
渉からＡＤＣあるいはＤＡＣのアナログオーディオ信号
にビート干渉が発生する要因も軽減できる。
発振器から全てのクロックが生成されるので、周波数干
渉からＡＤＣあるいはＤＡＣのアナログオーディオ信号
にビート干渉が発生する要因も軽減できる。
【図１】本発明の一実施例におけるＲ−ＤＡＴ信号処理
のマスタクロック生成装置のブロック図である。
のマスタクロック生成装置のブロック図である。
【図２】従来例のＲ−ＤＡＴ信号処理のマスタクロック
生成装置のブロック図である。
生成装置のブロック図である。
１ Ｆｃｈ＝9.408 ＭＨｚのＮ倍のＦｃｈ系マスタク
ロック発振器 ２ （１／７３５）倍の分周器 ３ ＰＬＬ回路 ４ 位相比較器 ５ ローパスフィルタ ６ 電圧制御発振器 ７ Ｆｓ＝48ＫＭｚ時の分周器 ８ Ｆｓ＝44.1ＫＨｚ時の分周器 ９ Ｆｓ＝32ＫＨｚ時の分周器 10 分周手段 11 Ｆｓ系マスタクロック 12 Ｆｃｈ系マスタクロック 13 位相比較器の参照周波数 Ｇ Ｆｓ系クロック生成手段 Ｈ Ｆｃｈ系多相クロック生成手段
ロック発振器 ２ （１／７３５）倍の分周器 ３ ＰＬＬ回路 ４ 位相比較器 ５ ローパスフィルタ ６ 電圧制御発振器 ７ Ｆｓ＝48ＫＭｚ時の分周器 ８ Ｆｓ＝44.1ＫＨｚ時の分周器 ９ Ｆｓ＝32ＫＨｚ時の分周器 10 分周手段 11 Ｆｓ系マスタクロック 12 Ｆｃｈ系マスタクロック 13 位相比較器の参照周波数 Ｇ Ｆｓ系クロック生成手段 Ｈ Ｆｃｈ系多相クロック生成手段
Claims (1)
- 【請求項１】 ロータリタイプ・ディジタルオーディオ
テープレコーダの9.408 ＭＨｚ（以後、Ｆｃｈとする）
のＮ倍のＦｃｈ系マスタクロック発振器の出力周波数を
（１／７３５）倍に分周する分周器と、前記分周器の出
力を基準周波数として参照周波数と位相を比較する位相
比較器とその差信号を平滑するローパスフィルタの出力
電圧に応じて周波数を発生する電圧制御発振器と前記電
圧制御発振器の出力周波数をサンプリング周波数（以
後、Ｆｓとする）が48ＫＨｚ、44.1ＫＨｚおよび32ＫＨ
ｚに応じてそれぞれ（１／４８０）倍、（１／４４１）
倍および（１／３２０）倍に分周比を設定する分周手段
を有して前記分周手段の出力周波数を前記位相比較器の
参照周波数として閉ループを構成するＰＬＬ回路とを備
えたロータリタイプ・ディジタルオーディオテープレコ
ーダ信号処理のマスタクロック生成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4002624A JPH05189878A (ja) | 1992-01-10 | 1992-01-10 | マスタクロック生成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4002624A JPH05189878A (ja) | 1992-01-10 | 1992-01-10 | マスタクロック生成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05189878A true JPH05189878A (ja) | 1993-07-30 |
Family
ID=11534557
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4002624A Pending JPH05189878A (ja) | 1992-01-10 | 1992-01-10 | マスタクロック生成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05189878A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011504306A (ja) * | 2007-09-27 | 2011-02-03 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 無線装置の単一のマルチモードクロック供給源 |
| CN109672962A (zh) * | 2018-12-27 | 2019-04-23 | 联想(北京)有限公司 | 一种信息处理方法和电子设备 |
-
1992
- 1992-01-10 JP JP4002624A patent/JPH05189878A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011504306A (ja) * | 2007-09-27 | 2011-02-03 | テレフオンアクチーボラゲット エル エム エリクソン（パブル） | 無線装置の単一のマルチモードクロック供給源 |
| CN109672962A (zh) * | 2018-12-27 | 2019-04-23 | 联想(北京)有限公司 | 一种信息处理方法和电子设备 |
| CN109672962B (zh) * | 2018-12-27 | 2020-08-25 | 联想(北京)有限公司 | 一种信息处理方法和电子设备 |
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