JPH03216025A - 並列直列変換器 - Google Patents
並列直列変換器Info
- Publication number
- JPH03216025A JPH03216025A JP1304390A JP1304390A JPH03216025A JP H03216025 A JPH03216025 A JP H03216025A JP 1304390 A JP1304390 A JP 1304390A JP 1304390 A JP1304390 A JP 1304390A JP H03216025 A JPH03216025 A JP H03216025A
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- JP
- Japan
- Prior art keywords
- circuit
- signal
- retiming
- clock
- phase difference
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- Pending
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は並列直列変換器に関する。
通常、並列直列変換器は、入力されたｎ本の並列データ
を多重化回路を使用して直列データに変換するが、この
際、多重化に切替えるために１ｏｇｚｎ本の切替信号に
より、入カクロックのｎ倍の周期で、並列データの各列
が順次選択され、直列データに配列し直しされて出力さ
れる。
を多重化回路を使用して直列データに変換するが、この
際、多重化に切替えるために１ｏｇｚｎ本の切替信号に
より、入カクロックのｎ倍の周期で、並列データの各列
が順次選択され、直列データに配列し直しされて出力さ
れる。
ここで、ｎ本の並列データを直列データに配列する順序
は常に一定でなければならないので、入力される並列デ
ータの位相と切替信号の位相関係は、常に一定でなけれ
ばならない。しかし、この切替信号は並列直列変換器の
入力クロックをｎてい倍した後に分周することにより作
られるので、この分周を行う際に、位相の不確定性を生
ずる。
は常に一定でなければならないので、入力される並列デ
ータの位相と切替信号の位相関係は、常に一定でなけれ
ばならない。しかし、この切替信号は並列直列変換器の
入力クロックをｎてい倍した後に分周することにより作
られるので、この分周を行う際に、位相の不確定性を生
ずる。
この位相の不確定性を除去する方法は入力データを入力
クロックをｎてい倍した後にｎ分周したクロックで、リ
タイミングすればリタイミングした後のデータと多重化
回路の切替信号の位相関係が常に一定となっている。し
かし、並列直列変換器の入力データと、リタイミングす
るクロックとの位相差にはてい倍回路、分周回路等のた
めに不確定性があり、位相差によってはリタイミングに
より誤りが生じる可能性がある。この不確定性のある位
相差を解決するために従来例ではフェーズロックループ
回路を用いていた。
クロックをｎてい倍した後にｎ分周したクロックで、リ
タイミングすればリタイミングした後のデータと多重化
回路の切替信号の位相関係が常に一定となっている。し
かし、並列直列変換器の入力データと、リタイミングす
るクロックとの位相差にはてい倍回路、分周回路等のた
めに不確定性があり、位相差によってはリタイミングに
より誤りが生じる可能性がある。この不確定性のある位
相差を解決するために従来例ではフェーズロックループ
回路を用いていた。
従来の並列直列変換器は、第４図のブロック図に示すよ
うに位相比較器６１、分周器６２、ループフィルタ６３
、ＶＣＯ６４からなるフェーズロックルーブ（ＰＬＬ）
を形成するＰＬＬ回路と、リタイミング回路６５、多重
化回路６６から構成される。図においてＰＬＬ回路は入
力クロックのｎ倍のクロックを発生するＶＣＯ６、４の
出力信号を分周回路６２によりｎ分周したクロックと、
入力クロック７２の位相差が位相比較器６１により検出
される。この検出信号がループフィルタ（ＬＰＦ）６３
により直流化されてＶＣＯ６４に帰還されて位相差が一
定になるように制御ループを形成している。このように
制御された分周回路６２の出力信号７７がリタイミング
回路６５に供給されて、入力データ信号７１の位相をリ
タイミングして多重化回路６６により分周回路６２から
出力される１ｏｇ２ｎ本の切替信号７６により直列出力
信号７９になり出力していた。
うに位相比較器６１、分周器６２、ループフィルタ６３
、ＶＣＯ６４からなるフェーズロックルーブ（ＰＬＬ）
を形成するＰＬＬ回路と、リタイミング回路６５、多重
化回路６６から構成される。図においてＰＬＬ回路は入
力クロックのｎ倍のクロックを発生するＶＣＯ６、４の
出力信号を分周回路６２によりｎ分周したクロックと、
入力クロック７２の位相差が位相比較器６１により検出
される。この検出信号がループフィルタ（ＬＰＦ）６３
により直流化されてＶＣＯ６４に帰還されて位相差が一
定になるように制御ループを形成している。このように
制御された分周回路６２の出力信号７７がリタイミング
回路６５に供給されて、入力データ信号７１の位相をリ
タイミングして多重化回路６６により分周回路６２から
出力される１ｏｇ２ｎ本の切替信号７６により直列出力
信号７９になり出力していた。
上述した従来の並列直列変換器では、リタイミング回路
や、多重化回路などは、ＩＣ化できても、それ以外のル
ープフィルタやＶＣＯは、ＩＣ化が困難な欠点がある。
や、多重化回路などは、ＩＣ化できても、それ以外のル
ープフィルタやＶＣＯは、ＩＣ化が困難な欠点がある。
また、ＶＣＯの周波数安定度が要求される場合にはクリ
スタル発振子を使用したＶＣＯのような高価な回路とな
る欠点もある。
スタル発振子を使用したＶＣＯのような高価な回路とな
る欠点もある。
本発明の並列直列変換器は、並列データ信号の位相を補
正するリタイミング回路と、このリタイミング回路の出
力信号を所定の配列で多重化された直列データ信号に変
換する多重化回路と、外部から入力されるクロック信号
を所定数でてい倍するてい倍回路と、このてい倍回路の
出力を分周する分周回路と、前記外部から入力されるク
ロック信号と前記リタイミング回路に供給される制御信
号とを入力し位相差を検出し、あらかじめ定められたし
きい値との大小を比較し制御信号の極性反転の判定信号
を出力する位相差検出回路と、前記判定信号と前記分周
回路の出力信号とを入力し前記リタイミング回路への制
御信号を出力するエクスクルシブオア回路とを有する。
正するリタイミング回路と、このリタイミング回路の出
力信号を所定の配列で多重化された直列データ信号に変
換する多重化回路と、外部から入力されるクロック信号
を所定数でてい倍するてい倍回路と、このてい倍回路の
出力を分周する分周回路と、前記外部から入力されるク
ロック信号と前記リタイミング回路に供給される制御信
号とを入力し位相差を検出し、あらかじめ定められたし
きい値との大小を比較し制御信号の極性反転の判定信号
を出力する位相差検出回路と、前記判定信号と前記分周
回路の出力信号とを入力し前記リタイミング回路への制
御信号を出力するエクスクルシブオア回路とを有する。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例のブロック図である。第１
図の実施例は、並列データのデータ入力端子１０、多重
化された直列データのデータ出力端子１１、クロックの
入力および出力端子１２．１３、入力されたクロックの
ｎてい倍回路２１、ｎてい倍回路２１出力を１ ／ ｎ
に分周する分周回路２２、エクスクルシブオア（ＥＸ−
ＯＲ）ゲート２３および位相差検出回路２５により、分
周回路２２のｎ分周クロックの位相を０又はπだけ変化
させる。ＥＸ−ＯＲゲート２３の出力でｎ本の並列入力
データ３１をリタイミングするリタイミング回路２４、
リタイミング回路２４のｎ本の出力を分周回路出力３３
（ｌｏｇ２ｎ本）により、直列変換された多重化信号
とする多重化回路２６から構成される． 次に本実施例の動作について説明する．データ入力端子
１０から入力されたｎ本の並列データ信号３１はリタイ
ミング回路２４でリタイミングされるが、位相差検出回
路２５はリタイミング用のクロック信号３４と、並列デ
ータ信号３１どの位相差のタイミングマージンが小さい
ことを検出してこのタイミングマージンが小さいときに
ＥＸ−ＯＲゲート２３によりリタイミング用クロック信
号３４の位相を反転する。これによりリタイミングマー
ジンは反転前より大きくなり、リタイミングによる誤り
の発生を防ぐことができる。タイミングマージンが大き
いときには、位相差検出回路２５の出力は変化せず、リ
タイミング用クロック信号３４の位相はそのまま保たれ
る。リタイミング回路２４のｎ本の出力信号はクロック
の分周回路２２の１ｏｇ２’ｎ本の出力信号３３により
、常に同じ順序で１本の直列信号３５に多重化される。
図の実施例は、並列データのデータ入力端子１０、多重
化された直列データのデータ出力端子１１、クロックの
入力および出力端子１２．１３、入力されたクロックの
ｎてい倍回路２１、ｎてい倍回路２１出力を１ ／ ｎ
に分周する分周回路２２、エクスクルシブオア（ＥＸ−
ＯＲ）ゲート２３および位相差検出回路２５により、分
周回路２２のｎ分周クロックの位相を０又はπだけ変化
させる。ＥＸ−ＯＲゲート２３の出力でｎ本の並列入力
データ３１をリタイミングするリタイミング回路２４、
リタイミング回路２４のｎ本の出力を分周回路出力３３
（ｌｏｇ２ｎ本）により、直列変換された多重化信号
とする多重化回路２６から構成される． 次に本実施例の動作について説明する．データ入力端子
１０から入力されたｎ本の並列データ信号３１はリタイ
ミング回路２４でリタイミングされるが、位相差検出回
路２５はリタイミング用のクロック信号３４と、並列デ
ータ信号３１どの位相差のタイミングマージンが小さい
ことを検出してこのタイミングマージンが小さいときに
ＥＸ−ＯＲゲート２３によりリタイミング用クロック信
号３４の位相を反転する。これによりリタイミングマー
ジンは反転前より大きくなり、リタイミングによる誤り
の発生を防ぐことができる。タイミングマージンが大き
いときには、位相差検出回路２５の出力は変化せず、リ
タイミング用クロック信号３４の位相はそのまま保たれ
る。リタイミング回路２４のｎ本の出力信号はクロック
の分周回路２２の１ｏｇ２’ｎ本の出力信号３３により
、常に同じ順序で１本の直列信号３５に多重化される。
次に位相差検出回路２５の回路構成および動作を第２図
の回路図および第３図の動作説明図により説明する。ま
ず、第３図（ａ）に示すように入カデータ信号３１と入
力クロック３２の立上りが一致しているとすると、入力
データ信号３１と入カクロック３２は、同位相でタイミ
ングマージン最小となり、逆位相になると最大となる。
の回路図および第３図の動作説明図により説明する。ま
ず、第３図（ａ）に示すように入カデータ信号３１と入
力クロック３２の立上りが一致しているとすると、入力
データ信号３１と入カクロック３２は、同位相でタイミ
ングマージン最小となり、逆位相になると最大となる。
今、リタイミングクロック３４と入カクロックの位相差
八Ｔをエクスクルシブノア（ＥＸ−ＮＯＲ）ゲート９１
で検出した出力をロウパスフィルタ９２によりほぼ直流
成分とする。ここで２つの入カクロックおよびリタイミ
ングクロック信号３２．３６の位相差八Ｔのずれに応じ
たロウパスフィルタ９２の出力信号１０２の電圧の変化
との関係は、第３図（ｂ）に示すように、位相差八Ｔが
Ｏの時、すなわちタイミングマージンが最小の時に出力
信号１０２の電圧が最大となり、位相差ΔＴがーπ又は
＋πだけずれた位置で出力信号１０２の電圧が０となる
。すなわちタイミングマージンが最大となる。なお、縦
軸の電圧は出力信号１０２の電圧が最大の場合を１とし
て正規化した電圧を示している．このような変化をする
出力信号１０２とあるしきい値を与える規準電圧１０３
とをコンバレータ９３に入力して比較すると、第３図（
ｂ）、に示す斜線の部分、すなわち位相差△Ｔが−八Ｔ
１〜＋ΔＴ．の間では出力信号１０２の電圧が規準電圧
１０３より高くなり、タイミングマージンが少ないこと
を示している。したがって、この状態の出力信号１０４
により、クロック信号３６を反転させてタイミングマー
ジンを確保することができる．ここで規準電圧１０３を
０．５より小さくするとタイミングマージンの少ないこ
とを監視する範囲は拡大するが、位相差八Ｔの値によっ
て反転が繰返されるなめに位相差八Ｔ１の値はπ／２よ
り小さくする。このようにコンパレータ９３の出力信号
１０４そのもので位相反転を行うと、位相反転が繰り返
されることになるために再びタイミングマージンの少な
い方に戻ることになる。したがって１つ前の状態と現在
の状態を比較して位相反転を行う必要がある．フリップ
フロップ９４．９５およびエススクルシブオア（ＥＸ−
ＯＲ）ゲート９６はこの防止回路であり、端子８３から
この位相差検出回路の動作速度に比べて、十分に遅いク
ロック信号１０５を入力することによりコンパレータ９
３の出力信号１０４が常にロウレベル、すなわちリタイ
ミングのタイミングマージンが規準値以上になるように
位相差検出回路の出力を制御できる． 〔発明の効果〕 以上説明したように本発明は、入カクロックとリタイミ
ングクロックの位相差を所定のしきい値で判定しリタイ
ミングクロックの位相反転を行う回路と、判定した信号
前のリタイミング状態と比較する論理回路を設けること
により、ＰＬＬ回路を用いた従来例の構成と比較して、
ＩＣ化できない回路を大幅に削減できる効果がある．ま
た、従来例のようなクリスタル発振器を使用した■ＣＯ
を使った場合に比べれば大幅に原価を下げることができ
る効果がある。
八Ｔをエクスクルシブノア（ＥＸ−ＮＯＲ）ゲート９１
で検出した出力をロウパスフィルタ９２によりほぼ直流
成分とする。ここで２つの入カクロックおよびリタイミ
ングクロック信号３２．３６の位相差八Ｔのずれに応じ
たロウパスフィルタ９２の出力信号１０２の電圧の変化
との関係は、第３図（ｂ）に示すように、位相差八Ｔが
Ｏの時、すなわちタイミングマージンが最小の時に出力
信号１０２の電圧が最大となり、位相差ΔＴがーπ又は
＋πだけずれた位置で出力信号１０２の電圧が０となる
。すなわちタイミングマージンが最大となる。なお、縦
軸の電圧は出力信号１０２の電圧が最大の場合を１とし
て正規化した電圧を示している．このような変化をする
出力信号１０２とあるしきい値を与える規準電圧１０３
とをコンバレータ９３に入力して比較すると、第３図（
ｂ）、に示す斜線の部分、すなわち位相差△Ｔが−八Ｔ
１〜＋ΔＴ．の間では出力信号１０２の電圧が規準電圧
１０３より高くなり、タイミングマージンが少ないこと
を示している。したがって、この状態の出力信号１０４
により、クロック信号３６を反転させてタイミングマー
ジンを確保することができる．ここで規準電圧１０３を
０．５より小さくするとタイミングマージンの少ないこ
とを監視する範囲は拡大するが、位相差八Ｔの値によっ
て反転が繰返されるなめに位相差八Ｔ１の値はπ／２よ
り小さくする。このようにコンパレータ９３の出力信号
１０４そのもので位相反転を行うと、位相反転が繰り返
されることになるために再びタイミングマージンの少な
い方に戻ることになる。したがって１つ前の状態と現在
の状態を比較して位相反転を行う必要がある．フリップ
フロップ９４．９５およびエススクルシブオア（ＥＸ−
ＯＲ）ゲート９６はこの防止回路であり、端子８３から
この位相差検出回路の動作速度に比べて、十分に遅いク
ロック信号１０５を入力することによりコンパレータ９
３の出力信号１０４が常にロウレベル、すなわちリタイ
ミングのタイミングマージンが規準値以上になるように
位相差検出回路の出力を制御できる． 〔発明の効果〕 以上説明したように本発明は、入カクロックとリタイミ
ングクロックの位相差を所定のしきい値で判定しリタイ
ミングクロックの位相反転を行う回路と、判定した信号
前のリタイミング状態と比較する論理回路を設けること
により、ＰＬＬ回路を用いた従来例の構成と比較して、
ＩＣ化できない回路を大幅に削減できる効果がある．ま
た、従来例のようなクリスタル発振器を使用した■ＣＯ
を使った場合に比べれば大幅に原価を下げることができ
る効果がある。
第１図は、本発明の一実施例のブロック図、第２図は本
実施例の要部回路図、第３図は本実施例の位相差検出回
路の動作説明図、第４図は、従来の並列直列変換器のブ
ロック図である．１０．１１・・・データ入力および出
力端子、１２，１３・・・クロック入力および出力端子
、２１・・・ｎてい倍回路、２２・・・分周回路、２３
．９６・・・ＥＸ−ＯＲゲート、２４・・・リタイミン
グ回路、２５・・・位相差検出回路、２６・・・多重化
回路、８０〜８４・・・端子、９１・・・ＥＸ−ＮＯＲ
ゲート、９２・・・ローパスフィルタ、（ＬＰＦ）、９
３・・・コンパレータ、９４．９５・・・フリップフロ
ップ、９６・・・ＥＸ−ＯＲゲート。
実施例の要部回路図、第３図は本実施例の位相差検出回
路の動作説明図、第４図は、従来の並列直列変換器のブ
ロック図である．１０．１１・・・データ入力および出
力端子、１２，１３・・・クロック入力および出力端子
、２１・・・ｎてい倍回路、２２・・・分周回路、２３
．９６・・・ＥＸ−ＯＲゲート、２４・・・リタイミン
グ回路、２５・・・位相差検出回路、２６・・・多重化
回路、８０〜８４・・・端子、９１・・・ＥＸ−ＮＯＲ
ゲート、９２・・・ローパスフィルタ、（ＬＰＦ）、９
３・・・コンパレータ、９４．９５・・・フリップフロ
ップ、９６・・・ＥＸ−ＯＲゲート。
Claims (1)
- 【特許請求の範囲】 １、並列データ信号の位相を補正するリタイミング回路
と、このリタイミング回路の出力信号を所定の配列で多
重化された直列データ信号に変換する多重化回路と、外
部から入力されるクロック信号を所定数でてい倍するて
い倍回路と、このてい倍回路の出力を分周する分周回路
と、前記外部から入力されるクロック信号と前記リタイ
ミング回路に供給される制御信号とを入力し位相差を検
出し、あらかじめ定められたしきい値との大小を比較し
制御信号の極性反転の判定信号を出力する位相差検出回
路と、前記判定信号と前記分周回路の出力信号とを入力
し前記リタイミング回路への制御信号を出力するエクス
クルシブオア回路とを有することを特徴とする並列直列
変換器。 ２、前記位相差検出回路が前記制御信号と前記外部から
入力されるクロック信号とを入力し論理信号を出力する
エクスクルシブノアゲートと、この論理信号がローパス
フィルタを介して入力され、外部から入力される所定の
しきい値信号と比較するコンパレータと、このコンパレ
ータ出力信号を前の制御信号の状態と比較した後に制御
信号の極性反転を判定する論理回路とを有することを特
徴とする請求項１記載の並列直列変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1304390A JPH03216025A (ja) | 1990-01-22 | 1990-01-22 | 並列直列変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1304390A JPH03216025A (ja) | 1990-01-22 | 1990-01-22 | 並列直列変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03216025A true JPH03216025A (ja) | 1991-09-24 |
Family
ID=11822088
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1304390A Pending JPH03216025A (ja) | 1990-01-22 | 1990-01-22 | 並列直列変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03216025A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011074341A1 (ja) * | 2009-12-16 | 2011-06-23 | 株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ | 音響システム |
| US9226053B2 (en) | 2008-06-16 | 2015-12-29 | Trigence Semiconductor, Inc. | Digital speaker driving apparatus |
| US9276540B2 (en) | 2006-05-21 | 2016-03-01 | Trigence Semiconductors, Inc. | Digital/analogue conversion apparatus |
| US9300310B2 (en) | 2009-12-09 | 2016-03-29 | Trigence Semiconductor, Inc. | Selection device |
-
1990
- 1990-01-22 JP JP1304390A patent/JPH03216025A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9276540B2 (en) | 2006-05-21 | 2016-03-01 | Trigence Semiconductors, Inc. | Digital/analogue conversion apparatus |
| US9681231B2 (en) | 2006-05-21 | 2017-06-13 | Trigence Semiconductor, Inc. | Digital/analog conversion apparatus |
| US9226053B2 (en) | 2008-06-16 | 2015-12-29 | Trigence Semiconductor, Inc. | Digital speaker driving apparatus |
| US9693136B2 (en) | 2008-06-16 | 2017-06-27 | Trigence Semiconductor Inc. | Digital speaker driving apparatus |
| US9300310B2 (en) | 2009-12-09 | 2016-03-29 | Trigence Semiconductor, Inc. | Selection device |
| US9735796B2 (en) | 2009-12-09 | 2017-08-15 | Trigence Semiconductor, Inc. | Selection device |
| WO2011074341A1 (ja) * | 2009-12-16 | 2011-06-23 | 株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ | 音響システム |
| JP5748657B2 (ja) * | 2009-12-16 | 2015-07-15 | 株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ | 音響システム |
| US9219960B2 (en) | 2009-12-16 | 2015-12-22 | Trigence Semiconductor Inc. | Acoustic playback system |
| US9544691B2 (en) | 2009-12-16 | 2017-01-10 | Trigence Semiconductor, Inc. | Acoustic playback system |
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