JP2002290218A

JP2002290218A - 半導体装置

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Publication number: JP2002290218A
Application number: JP2001090653A
Authority: JP
Inventors: Hiroyuki Sonobe; 浩之薗部
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-03-27
Filing date: 2001-03-27
Publication date: 2002-10-04
Anticipated expiration: 2021-03-27
Also published as: JP3619466B2; EP1246368A3; DE60211244D1; EP1246368B1; EP1246368A2; US20020140472A1; DE60211244T2; US6819153B2

Abstract

(57)【要約】【課題】基準信号に同期したクロックを一定の同期精
度でかつ安定的に生成し、急激な基準信号の変化にも対
応できるようにする。【解決手段】本発明にかかる半導体装置は、前記外部
クロックを１／Ｎ（Ｎ:２以上の整数）クロックづつ遅
延させるＮ段の遅延素子と、前記Ｎ段の遅延素子によっ
て遅延されたクロックの位相と、前記外部クロックの１
クロック後の位相と、を比較する位相比較器と、前記位
相比較器によって検出された位相差を入力とし、前記遅
延素子の遅延値を制御する制御器と、前記Ｎ段の遅延素
子それぞれにより生成される，１／Ｎクロックづつ遅延
させた遅延クロックから、基準信号に最も同期する遅延
クロックを選択する選択器とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に、映像信号における水平同期信号等の基準信号
に同期するクロック信号を生成するものである。

【０００２】

【従来の技術】近年、映像信号処理のデジタル化が進ん
で来ており、映像信号処理において映像信号の水平同期
信号等の基準信号に映像信号処理に用いるクロックを同
期させる半導体装置が利用されている。以下に、この従
来の半導体装置について説明する。

【０００３】（第１の従来例）第1の従来例について、
図８、図１０、図１１、図１２を用いて説明する。図８
は、従来の半導体装置の回路図の一例であり、１０１は
基準信号入力端子、１０２は位相比較器、１０３はロー
パスフィルタ（以降、ＬＰＦ）、１０４はＶＣＯ、１０
５は分周回路、１０６はクロック出力端子である。

【０００４】また、図１０は、図８に示した位相比較器
１０２の回路図の一例であり、１１０は被比較信号入力
端子、１１１は比較信号入力端子、１１２は位相差出力
端子である。図１１は、図１０の位相比較器のタイミン
グチャートであり、Ｑは被比較信号入力端子に入る被比
較信号、Ｒは比較信号入力端子１１１に入る比較信号、
Ｓは位相差出力端子１１２により出力される位相差出力
を示す。

【０００５】また、図１２は、図８に示したＬＰＦの回
路図の一例であり、１２０は位相差入力端子、１２１、
１２２は抵抗、１２３、１２４はコンデンサ、１２５は
制御電圧出力端子である。

【０００６】次に、第１の従来例の半導体装置の動作に
ついて図８から図１２を用いて説明する。図８におい
て、基準信号入力端子１０１に入力された基準信号は位
相比較器１０２に被比較信号として入力される。また、
同期されるクロックは、ＶＣＯ１０４により生成され、
クロック出力端子１０６より出力されるとともに、基準
信号の周波数と比較信号の周波数とを合わせるために分
周回路１０５により分周される。分周された信号は、位
相比較器１０２に比較信号として入力され前記の基準信
号と比較され、位相比較器１０２の出力として位相差出
力が出力される。

【０００７】位相比較器１０２には、図１０に示す位相
比較器が一般的に用いられ、被比較信号入力端子１１０
に基準信号が、比較信号入力端子１１１に分周回路１０
５により分周された信号が、それぞれ入力され、図１１
に示すように被比較信号(a)が前にあるときは、位相差
出力(c)として位相差に見合ったＨパルスが、比較信号
(b)が前にあるときは位相差出力(c)として位相差に見合
ったＬパルスが出力される。

【０００８】次に、図８において、このように位相比較
器１０２から出力されたパルスである位相差出力は、Ｌ
ＰＦ１０３に入力されＶＣＯ１０４を制御する電圧に変
換される。なお、このＬＰＦ１０３は、一般的に図１２
のようなＬＰＦが用いられる。

【０００９】図１２において、ＬＰＦ１０３は、位相差
入力端子１２０、抵抗１２１、１２２、コンデンサ１２
３、１２４、制御電圧出力端子１２５で構成され、位相
差入力端子１２０に入力された，位相比較器１０２から
の出力である位相差出力を、電圧に変換して制御電圧出
力端子１２５から出力する。

【００１０】次に、図８において、ＶＣＯ１０４は、Ｌ
ＰＦ１０３より出力された制御電圧により制御され、位
相差の分だけＶＣＯ１０４から出力するクロックの周波
数を変化させる。この動作を、分周回路１０５により分
周された信号と基準信号入力端子１０１から入力された
基準信号との位相差が位相比較器１０２で検出されなく
なるまで繰り返すことで、基準信号入力端子１０１に入
力された基準信号と同期したクロック信号を生成し、ク
ロック出力端子１０６から基準信号に同期したクロック
信号を出力する。

【００１１】（第２の従来例）次に、第２の従来例につ
いて、図９を用いて説明する。図９は、従来の基準信号
にクロックを同期させる半導体装置の回路図の一例であ
り、１３１はクロック入力端子、１３２から１３９はバ
ッファ、１４０は基準信号入力端子、１４１は選択器、
１４２は同期クロック出力端子である。

【００１２】次に、この従来例の基準信号にクロックを
同期させる半導体装置の動作について図９の回路図を用
いて説明する。クロック入力端子１３１に所望のクロッ
クと同じ周波数のクロックを入力する。入力されたクロ
ックは、バッファ１３２から１３９により遅延され、各
バッファの出力から少しずつ位相の遅れたクロックが出
力される。

【００１３】次に、選択器１４１は、各バッファから出
力される各々の位相のクロックの中から、基準信号入力
端子１４０より入力された基準信号に最も近い位相のク
ロックを選択し、同期クロック出力端子１４２から出力
する。このように、第２の従来例では、選択器１４１が
基準信号に最も近い位相のクロックを選択することによ
り、基準信号に同期したクロックを得ることができる。

【００１４】

【発明が解決しようとする課題】しかしながら、前記第
１の従来例では、位相比較器１０２により、基準信号入
力端子１０１から入力された基準信号と、基準信号に同
期させるクロック信号との位相比較を繰り返し行うこと
により同期クロックを生成しているため、基準信号の位
相が急激に変化した場合には、追従するのが遅れるとい
う問題点を有している。

【００１５】また、同期クロックの周波数を一定に保つ
ため、基準信号で同期合わせをした後、次の基準信号が
来るまでの間、ＶＣＯ１０４の制御電圧を一定に保つ必
要がある。しかし、基準信号の間隔が広い場合に、ＶＣ
Ｏ１０４の制御電圧に電源ノイズ等の外乱が入った場合
には、ＶＣＯ１０４の発振周波数が変化してしまい同期
を保つことができないという問題点を有していた。

【００１６】一方、第２の従来例においては、遅延クロ
ックを生成するため基準信号の位相が急激に変化した場
合であっても、バッファ１３２から１３９より出力され
る位相のクロックの中から基準信号に最も同期したクロ
ックを選択するため、基準信号の急激な位相変化にも追
従可能であるが、バッファ１３２から１３９によるクロ
ックの遅延値は、電圧変動、温度変化によって変化する
ため、外乱によりバッファ１３２から１３９の電圧、或
は温度が変化した場合には、バッファ１３２から１３９
によるクロックの遅延値が変化する。

【００１７】そのため、選択器１４１によって、入力さ
れた基準信号と、最も近い位相クロックが選択された場
合であっても、バッファ１３２から１３９の遅延値が変
化しているために充分な精度の同期クロックが得られな
い場合があるという問題点を有しており、特に、１チッ
プ上に様々な機能を奏する装置（他の論理回路）を複数
組み込んだシステムＬＳＩにおいては、他の装置からの
外乱を受けやすく、充分な精度の同期クロックが得られ
ない。

【００１８】また、充分な精度を得るためには遅延する
バッファの遅延値を小さくし、段数を増やす必要がある
が、遅延するバッファの遅延値を小さくし、段数を増や
すことにより、バッファ、選択器の回路規模が大きくな
るという問題点を有していた。

【００１９】本発明は、前記問題点に鑑みてなされたも
のであり、基準信号の位相が急激に変化した場合や、基
準信号の位相間隔が広い場合、或は、電圧、温度等の外
乱が発生した場合であっても基準信号に正確に同期した
クロック信号を生成することができるものであり、特
に、基準信号に高速クロックを同期させる場合に有用な
半導体装置を提供することを目的とする。

【００２０】

【課題を解決するための手段】この目的を達成するため
に、本発明の請求項１に記載の半導体装置は、同期させ
るクロックである外部クロックの入力を受ける外部クロ
ック入力手段と、前記外部クロックを１／Ｎ（Ｎ:２以
上の整数）クロックづつ遅延させるＮ段の遅延素子と、
前記Ｎ段の遅延素子によって遅延されたクロックの位相
と、前記外部クロックの１クロック後の位相と、を比較
する位相比較手段と、前記位相比較器によって検出され
た位相差を入力とし、前記遅延素子の遅延値を制御する
制御手段と、基準信号の入力を受ける基準信号入力端子
と、前記Ｎ段の遅延素子それぞれにより生成される，１
／Ｎクロックづつ遅延させた遅延クロックから、前記基
準信号に最も同期する遅延クロックを選択する選択手段
と、を備えることを特徴とするものである。

【００２１】また、本発明の請求項２に記載の半導体装
置は、請求項１に記載の半導体装置において、前記選択
器は、前記Ｎ段の遅延素子それぞれにより生成される，
１／Ｎクロックづつ遅延させた遅延クロックから、入力
された基準信号の変化点の後ろで、当該遅延クロックの
変化点が一番近い遅延クロックを選択することを特徴と
するものである。

【００２２】また、本発明の請求項３に記載の半導体装
置は、請求項１に記載の半導体装置において、前記選択
器は、前記Ｎ段の遅延素子それぞれにより生成される，
１／Ｎクロックづつ遅延させた遅延クロックから、入力
された基準信号の変化点の前で、当該遅延クロックの変
化点が一番近い遅延クロックを選択することを特徴とす
るものである。

【００２３】また、本発明の請求項４に記載の半導体装
置は、請求項１に記載の半導体装置において、前記選択
手段は、前記Ｎ段の遅延素子それぞれにより生成され
る，１／Ｎクロックづつ遅延させた遅延クロックをそれ
ぞれ前記基準信号でラッチするラッチ回路と、クロック
選択を行うタイミングを生成する選択器制御回路と、前
記ラッチ回路の出力を入力とし、前記選択器制御手段か
ら出力されたタイミングで、前記１／Ｎクロックづつ遅
延させた遅延クロックをを選択するマルチプレクサと、
を備えることを特徴とするものである。

【００２４】また、本発明の請求項５に記載の半導体装
置は、請求項１乃至請求項３の何れかに記載の半導体装
置において、前記選択手段のクロック選択時に、前記Ｎ
段の遅延素子それぞれにより生成される，１／Ｎクロッ
クづつ遅延させた遅延クロックを一時的に止めるクロッ
ク停止手段をさらに備えることを特徴とするものであ
る。

【００２５】また、本発明の請求項６に記載の半導体装
置は、請求項１乃至請求項５の何れかに記載の半導体装
置において、前記位相比較器により、遅延なしクロック
の位相と前記外部クロックの１クロック後の位相とが比
較されることを防止する前遅延検出手段をさらに備える
ことを特徴とするものである。

【００２６】また、本発明の請求項７に記載の半導体装
置は、請求項６に記載の半導体装置において、前記前遅
延検出手段は、前記外部クロックを分周する分周回路
と、前記分周回路の出力を入力とし、クロック単位で遅
延させる２段以上のラッチ回路（以下、第１のラッチ回
路とする。）と、前記分周回路の出力を入力とし、前記
Ｎ段の遅延素子と同じ遅延値を持つＮ＋１段以上の遅延
素子と、前記Ｎ＋１段以上の遅延素子の出力を、前記外
部クロックでラッチするラッチ回路（以下、第２のラッ
チ回路とする。）と、前記第１のラッチ回路からの出力
と前記第２のラッチ回路からの出力とを比較する比較器
とからなることを特徴とするものである。

【００２７】また、本発明の請求項８に記載の半導体装
置は、請求項１乃至請求項５の何れかに記載の半導体装
置において、前記位相比較器により、２クロック以上遅
延されたクロックの位相と前記外部クロックの１クロッ
ク後の位相とが比較されることを防止する後遅延検出手
段をさらに備えることを特徴とするものである。

【００２８】また、本発明の請求項９に記載の半導体装
置は、請求項８に記載の半導体装置において、前記後遅
延検出手段は、前記外部クロックを分周する分周回路
と、前記分周回路の出力を入力とし、１クロック遅延さ
せるラッチ回路（以下、第３のラッチ回路とする。）
と、前記分周回路の出力を入力とし、前記Ｎ段の遅延素
子と同じ遅延値を持つＮ−１段以上の遅延素子と、前記
Ｎ−１段以上の遅延素子の出力を、前記外部クロックで
ラッチするラッチ回路（以下、第４のラッチ回路とす
る。）と、前記第３のラッチ回路からの出力と前記第４
のラッチ回路からの出力とを比較する比較器とからなる
ことを特徴とするものである。

【００２９】

【発明の実施の形態】（実施の形態１）以下に本発明の
実施の形態１による半導体装置について図１、及び図２
を用いて説明する。図１は、本発明の実施の形態１によ
る半導体装置の回路図の一例を示した図である。図１に
おいて、本発明のかかる半導体装置は、クロック入力端
子１と、遅延素子２から５、位相比較器６、制御器７、
基準信号入力端子８、選択器９、同期クロック出力端子
３１とからなる。

【００３０】クロック入力端子１は、同期させたいクロ
ックと同じ周波数のクロックの入力を受ける。遅延素子
２から５は、クロック入力端子１から入力されたクロッ
ク信号を１／４位相ずつ位相シフトさせるものであり、
例えば、ＣＭＯＳにより構成される。位相比較器６は、
遅延素子５から出力される１クロック遅延クロックと、
クロック入力端子１から入力されたクロックの１クロッ
ク後のクロックを比較し、位相差出力を制御器７に出力
する。制御器７は、位相比較器６から出力された位相差
出力に基づいて、遅延素子２から５の遅延値を制御す
る。

【００３１】選択器９は、基準信号入力端子８から入力
される基準信号に基づいて、基準信号に最も近い同期ク
ロックを選択し、同期クロック出力端子３１から出力す
るものであり、具体的には、ＦＦ１０、ＦＦ１１、ＦＦ
１２、ＦＦ１３からなるラッチ回路９ａと、ＡＮＤ１
４、ＡＮＤ１５、ＡＮＤ１６、ＡＮＤ１７、ＦＦ１８、
ＦＦ１９、ＦＦ２０、ＦＦ２１、ＡＮＤ２２、ＡＮＤ２
３、ＡＮＤ２４、ＡＮＤ２５、及びＯＲ２６からなるマ
ルチプレクサ９ｂと、ＦＦ２７、ＦＦ２８、ＡＮＤ２
９、ＦＦ３０からなる選択器制御回路９ｃとで構成され
る。

【００３２】次に、本発明の実施の形態１による半導体
装置の動作について説明する。図２は、本発明の実施の
形態１による半導体装置のタイミングチャートの一例で
あり、(a)は入力クロック、(b)は遅延素子２からの出力
である１／４クロック遅延のクロック、(c)は遅延素子
３からの出力である２／４クロック遅延のクロック、
(d)は遅延素子４からの出力である３／４クロック遅延
のクロック、(e)は遅延素子５からの出力である１クロ
ック遅延のクロック、(f)は基準信号、(g)はＦＦ２７の
Ｑ出力、(h)はＦＦ２８のＮＱ出力、(I)はＡＮＤ２９の
出力である微分パルス、(j)はＦＦ３０のＱ出力、(k)は
同期クロック出力端子３１から出力される同期クロック
である。

【００３３】クロック入力端子１から同期させたいクロ
ックと同じ周波数のクロックの入力（図２の(a)）があ
ると、遅延素子２から５により入力クロックを１／４ず
つ位相シフトさせた図２の(b)から(e)に示す遅延クロッ
クが生成される。かかる遅延素子２からの５の各遅延値
は、電圧、温度等の外乱の影響を受けて遅延値が変動す
る恐れがあるため、位相比較器６、及び制御器７により
制御されている。

【００３４】以下に、この位相比較器６、及び制御器７
による遅延素子２から５の遅延値の制御について説明す
る。位相比較器６は、クロック入力端子１から入力され
たクロックの１クロック後のクロックと、遅延素子５か
ら出力される１クロック遅延クロックとを比較し、位相
差出力を制御器７に出力する。

【００３５】なお、位相比較器６は、従来例で示した図
９の位相比較器を用いることができ、この場合には、被
比較信号端子１１０に入力されたクロックの１クロック
後のクロックを、比較信号入力１１１に遅延素子２から
５で遅延された１クロック遅延クロックをそれぞれ入力
することにより、位相差出力端子１１２から位相差出力
を得ることができる。

【００３６】制御器７は、位相比較器６から出力された
位相差出力に基づいて、遅延素子２から５の遅延値を制
御する制御信号を生成する。なお、この制御器７は、位
相比較器６に図９の位相比較器を用いた場合には、図１
２に示したＬＰＦが用いることができ位相差出力を電圧
値に変換して制御信号として出力する。遅延素子２から
５の遅延値は、制御器７から出力される制御信号（図１
１のＬＰＦを用いた場合は、電圧）により、それぞれ、
入力クロックを１／４クロックずつ位相シフトさせるよ
うに制御される。

【００３７】なお、この遅延素子２から５の遅延値の制
御動作は、同期クロック生成中は、繰り返し行われてお
り、位相比較器６で検出される位相差がなくなるよう
に、制御器７は、遅延素子２から５の遅延値を制御す
る。

【００３８】このように、位相比較器６、及び制御器７
により、遅延素子２から５の遅延値を制御することによ
り、電圧や温度等が変化した場合であっても、位相比較
器６、及び制御器７により遅延素子２から５の遅延値が
制御することができるため、常に各遅延素子から、それ
ぞれ１／４クロックずつ位相のシフトしたクロックを発
生させることができる。

【００３９】次に、図１において、選択器９は、基準信
号入力端子８から入力される基準信号に基づいて、遅延
素子２から５より出力される１／４クロックずつ位相の
シフトした遅延クロックから基準信号に最も近い同期ク
ロックを選択し、同期クロック出力端子３１から出力す
る。

【００４０】以下に、この選択器９によるクロック選択
について図１、及び図２を用いて具体的に説明する。Ｆ
Ｆ１０から１３は、それぞれ、遅延素子２から５より出
力された遅延クロック(b)から(e)を基準信号入力端子８
から入力された基準信号(f)でラッチする。すなわち、
ＦＦ１０から１３は、基準信号(f)が立ち上がったとき
の遅延素子２から５の出力状態を保持する。したがっ
て、図２に示すタイミングで基準信号(f)が生成された
場合には、ＦＦ１０、１３にＬが、ＦＦ１１、１２にＨ
が保持されることとなる。

【００４１】ＦＦ１０から１３でラッチされたデータ
は、ＡＮＤ１４から１７でデコードされ、クロックを選
択する信号となる。すなわち、図２に示すタイミングで
基準信号(f)が生成された場合には、ＡＮＤ１６の出力
のみＨとなり、それ以外のＡＮＤ１４、１５、１７の出
力はＬとなる。

【００４２】一方で、基準信号入力端子８から入力され
た基準信号(f)は、ＦＦ２７により、遅延素子５の出力
である１クロック遅延クロックでラッチされ、ＦＦ２７
からは、図２に示すＦＦ２７Ｑ出力(g)が出力される。
このＦＦ２７Ｑ出力(g)は、さらに、ＦＦ２８により、
クロック入力端子１から入力されたクロックでラッチさ
れ、図２に示すＦＦ２８ＮＱ出力(h)がＦＦ２８から出
力される。

【００４３】ＦＦ２７から出力されたＦＦ２７Ｑ出力
(g)と、ＦＦ２８から出力されたＦＦ２８ＮＱ出力(h)
は、ＡＮＤ２９でＡＮＤされ、ＡＮＤ２９の出力として
基準信号(f)の微分パルス(i)を出力する。

【００４４】ＡＮＤ２９の出力はＦＦ３０により、クロ
ック入力端子１から入力されたクロックでラッチされ、
微分パルス(i)の１クロック遅延信号である、図２に示
すＦＦ３０Ｑ出力(j)がＦＦ３０から出力される。

【００４５】次に、先に説明したＡＮＤ１４から１７で
デコードされた信号は、ＦＦ１８から２１により、ＦＦ
３０から出力されるＦＦ３０Ｑ出力(j)でラッチされ、
ＦＦ２０出力のみがＨとなり、ＦＦ１８、１９、２１出
力はＬとなる。

【００４６】そして、このＦＦ１８から２１出力を受け
たＡＮＤ２２から２５、及びＯＲ２６は、ＦＦ３０Ｑ出
力(j)が入力されたタイミングで、遅延素子２から５よ
り出力される遅延クロックの選択を行い、基準信号に同
期するクロックを生成する。即ち、図２(k)に示すよう
に、遅延素子５から出力されている４／４クロック遅延
クロックから、ＦＦ２０出力（Ｈ出力）に対応する，遅
延素子４からの出力である３／４クロック遅延クロック
に切り換えが行われ、基準信号入力端子８から入力され
た基準信号に同期したクロックとして出力される。

【００４７】なお、このように選択器９を構成した場合
には、図２からも分かるように、遅延素子２から５より
出力される遅延クロックから、入力された基準信号の変
化点よりも前で、遅延クロックの変化点が一番近いクロ
ックを選択することとなる。また、遅延素子２から５よ
り出力される遅延クロックから、入力された基準信号の
変化点よりも後で、遅延クロックの変化点が一番近いク
ロックを選択する場合には、ＦＦ１０から１３よりＡＮ
Ｄ１４から１７に出力されるＮ出力、ＮＱ出力を図１３
に示すようにすればよい。

【００４８】このように、本発明の実施の形態１による
半導体装置によれば、絶えず遅延素子２から５の遅延値
を位相比較器６、及び制御器７により制御することで、
電圧温度等の外乱を受けた場合であっても各遅延素子か
らの出力として１／４クロックずつ位相のシフトしたク
ロックを生成することができる。また、前記１／４クロ
ックづつ位相シフトしたクロックを基準信号の位相によ
って選択する選択器９を備えることで急激な基準信号の
変化に対しても追従することができ、基準信号(f)の間
隔が広い場合等であっても、各遅延素子から出力される
クロックの周波数を一定に保つことができる。

【００４９】なお、本発明の実施の形態１においては、
説明を簡単にするために、遅延素子を４段で構成した
が、少なくとも、２段以上の段数の遅延素子を設けるこ
とにより、本発明の実施の形態１と同様の効果を得るこ
とができ、遅延素子をＮ段（Ｎ：２以上の整数）で構成
した場合は、各遅延素子が１／Ｎクロックずつ位相シフ
トさせるようにすればよい。また、遅延素子の段数を増
やすことにより、生成される同期クロックの同期精度を
上げることができる。

【００５０】（実施の形態２）以下に、本発明の実施の
形態２による半導体装置について図３、図４を用いて説
明する。なお、以下に説明する実施の形態２による半導
体装置は、前述した実施の形態１による半導体装置を改
良したものである。

【００５１】前記実施の形態１による半導体装置では、
同期クロック出力端子３１から出力する同期クロックを
選択器９により切替える時に、一時的にパルス幅が狭い
パルス（図２(ｋ)で示すＨレベルの狭いパルス）が発生
する恐れがあるため、かかるクロックが正規クロックの
パルス幅以下である場合には、当該クロックを使用する
システムが誤動作を起こす可能性がある。

【００５２】そこで、本発明の実施の形態２では、クロ
ック切替え時においても正規クロックのパルス幅以下の
クロックを作ることなく、基準信号に同期した同期クロ
ックを生成することができる半導体装置について説明す
る。

【００５３】図３は、本発明の実施の形態２による半導
体装置の回路図の一例を示した図である。図３におい
て、本発明にかかる半導体装置は、クロック入力端子１
と、遅延素子２から５、位相比較器６と、制御器７と、
基準信号入力端子８と、選択器９と、同期クロック出力
端子３１と、ＡＮＤ３２、３３とからなる。なお、図３
において、図１を用いて説明した前記実施の形態１によ
る半導体装置と同じの構成要素については同一の符号を
付し、ここでは説明を省略する。

【００５４】ＡＮＤ３２は、クロック入力端子１から入
力されたクロックと、ＡＮＤ２９から出力される，基準
信号の微分パルスとのＡＮＤを出力する。ＡＮＤ３３
は、クロック入力端子１から入力されたクロックと、Ｆ
Ｆ３０のＱ出力とのＡＮＤを出力する。なお、このＡＮ
Ｄ３２、３３は、選択器９によるクロック切替え時に、
遅延素子２から５より出力されるクロックを一時的に停
止させるものである。

【００５５】次に、本発明の実施の形態２による半導体
装置の動作について図３、図４を用いて説明する。な
お、本発明の実施の形態２による半導体装置の動作は、
選択器９が同期クロック出力端子３１から出力する同期
クロックを切替える際に、一時的に同期クロック出力端
子３１から出力される同期クロックを止める点におい
て、前記実施の形態１で説明した半導体装置と異なるた
め、ここでは、前記実施の形態１で説明した半導体装置
と同様の動作を行う構成要素については説明を省略す
る。

【００５６】図４は、本発明の実施の形態２による半導
体装置のタイミングチャートの一例であり、図４におい
て、(a)は入力クロック、(b)は基準信号、(c)はＦＦ２
７のＱ出力、(d)はＦＦ２８のＮＱ出力、(e)はＡＮＤ２
９の出力である微分パルス、(f)はＦＦ３０のＱ出力、
(g)はＡＮＤ３２の出力、(h)は遅延素子２の出力、(i)
は遅延素子３の出力、(j)は遅延素子４の出力、(k)は遅
延素子５の出力、(l)はＡＮＤ３３の出力、(m)は同期ク
ロック出力端子３１から出力される同期クロックであ
る。

【００５７】図３、図４において、基準信号入力端子８
から入力された基準信号(b)は、ＦＦ２７により、遅延
素子５の出力である１クロック遅延クロックでラッチさ
れ、ＦＦ２７からＦＦ２７Ｑ出力(c)を出力する。この
ＦＦ２７Ｑ出力(c)は、さらに、ＦＦ２８により、クロ
ック入力端子１から入力されたクロックでラッチされ、
ＦＦ２８ＮＱ出力(d)がＦＦ２８から出力される。

【００５８】ＦＦ２７から出力されたＦＦ２７Ｑ出力
(c)と、ＦＦ２８から出力されたＦＦ２８ＮＱ出力(d)
は、ＡＮＤ２９でＡＮＤされ、ＡＮＤ２９の出力として
基準信号の微分パルス(e)をＦＦ３０、及びＡＮＤ３２
に出力する。ＦＦ３０では、ＡＮＤ２９からの出力であ
る微分パルス(e)をクロック入力端子１から入力された
クロックでラッチし、微分パルス(e)の１クロック遅延
信号である、ＦＦ３０Ｑ出力(f)をＦＦ２３から２６、
及びＡＮＤ３３に出力する。ＡＮＤ３２は、クロック入
力端子１から入力されたクロック信号と、ＡＮＤ２９か
ら出力された微分パルス(e)とのＡＮＤをとり、ＡＮＤ
３２出力(g)を遅延素子２に出力する。

【００５９】なお、このように、入力クロック(a)と、
クロック切替えを行うタイミングの基準となるＡＮＤ２
９から出力された微分パルス(e)とのＡＮＤをとること
により、選択器９によるクロック切替え時のクロックを
一時的にとめることができる。

【００６０】ＡＮＤ３２から出力されたＡＮＤ３２出力
(g)は、遅延素子２から５に入力され、遅延素子２から
５により、ＡＮＤ３２出力(g)を１／４ずつ位相シフト
させた図４の(h)から(k)に示す遅延クロックが生成され
る。かかる遅延クロック(h)から(k)は、前記実施の形態
１で説明したのと同様に、ＦＦ１０から１３により基準
信号ｆでラッチ、ＡＮＤ１４から１７でデコードされた
後、ＦＦ３０から出力されるＦＦ３０Ｑ出力(f)でラッ
チされる。

【００６１】したがって、図４に示すタイミングで基準
信号(b)が生成された場合には、遅延素子５から出力さ
れていた４／４クロック遅延クロックのクロック信号
(k)から、遅延素子４から出力される３／４クロック遅
延クロックにクロック信号(j)に切替えられる。

【００６２】このようにして生成された同期クロック
(m)は、図４に示すように、パルス幅の狭いパルスが発
生することがないため、生成された同期クロックが正規
クロックのパルス幅以下となることはなく、当該クロッ
クを使用するシステムの誤動作を防止することができ
る。

【００６３】また、ＡＮＤ３３は、クロック入力端子１
から入力されたクロック信号(a)と、ＦＦ３０から出力
された微分パルス(e)の１クロック遅延パルスであるＦ
Ｆ３０Ｑ出力(f)とのＡＮＤをとり、ＡＮＤ３３出力(l)
を位相比較器６に出力する。

【００６４】なお、このＡＮＤ３３出力(l)は、ＡＮＤ
３２から出力されるＡＮＤ３２出力(g)の１クロック遅
延クロックと同一クロックの信号であるため、位相比較
器６は、ＡＮＤ３２出力(g)を遅延素子２から５により
１クロック遅延させた遅延素子５出力(k)と、ＡＮＤ３
３出力(l)とを位相比較することにより、制御器７によ
り、遅延素子２から５の遅延値を制御することができ
る。

【００６５】このように本発明の実施の形態２によれ
ば、ＦＦ２７、２８、３０とＡＮＤ２９で基準信号の微
分パルスを作り、このパルスによって遅延素子２〜５に
入力するクロックを一時的に止めることにより、遅延素
子５出力である１クロック遅延クロック(k)から遅延素
子４出力である３／４クロック遅延クロック(j)に、同
期信号出力端子３１から出力する同期クロックを切り換
えるときでも、クロック切り換え時に、正規クロックの
Ｈレベル幅、Ｌレベル幅以下のクロックを作ることな
く、同期クロックを生成することができ、当該同期クロ
ックを用いたシステムが誤動作を起こすことを防止する
ことができる。

【００６６】また、本発明の実施の形態２による半導体
装置によれば、絶えず遅延素子２から５の遅延値を位相
比較器６、及び制御器７により制御することで、電圧温
度等の外乱を受けた場合であっても各遅延素子からの出
力として１／４クロックずつ位相のシフトしたクロック
を生成することができる。また、前記１／４クロックづ
つ位相シフトしたクロックを基準信号の位相によって選
択する選択器９を備えることで急激な基準信号の変化に
対しても追従することができ、基準信号(b)の間隔が広
い場合等であっても、各遅延素子から出力されるクロッ
クの周波数を一定に保つことができる。

【００６７】（実施の形態３）以下に、本発明の実施の
形態１による半導体装置について図５から図７を用いて
説明する。図５は、本発明の実施の形態３による半導体
装置の回路図の一例を示した図である。図５において、
本発明にかかる半導体装置は、クロック入力端子１と、
遅延素子２から５と、位相比較器６と、基準信号入力端
子８と、選択器９と、同期クロック出力端子３１と、前
遅延検出器３４と、後遅延検出器３５と、制御器４１と
からなる。なお、図５において、図１を用いて説明した
前記実施の形態１による半導体装置と同様の構成要素に
ついては同一の符号を付し、ここでは説明を省略する。

【００６８】前遅延検出器３４は、遅延素子２から５に
よるクロックの遅延量が、許容範囲以上に小さくなって
いないかを監視するものであり、位相比較器６におい
て、遅延なしクロックの位相と前記外部クロックの１ク
ロック後の位相とが比較されることを防止するものであ
る。かかる前遅延検出回路３４は、図５に示すように、
Ｔ−ＦＦ４２と、ＦＦ４３から４５と、遅延素子２から
５と同じ遅延値を持つ遅延素子４６から５０と、ＥＸＯ
Ｒ５１とにより構成される。

【００６９】また、後遅延検出器３５は、遅延素子２か
ら５によるクロックの遅延量が、許容範囲以上に大きく
なっていないかを監視するものであり、位相比較器６に
おいて、２クロック以上遅延されたクロックの位相と前
記外部クロックの１クロック後の位相とが比較されるこ
とを防止するものである。かかる後遅延検出器３５は、
図５に示すように、カウンタ回路５２と、ＦＦ５３と、
遅延素子２から５と同じ遅延値を持つ遅延素子５４から
５６と、ＦＦ５７と、ＥＸＯＲ５８とにより構成され
る。

【００７０】なお、遅延素子２から５と同じ遅延値を持
つ，遅延素子４６から５０、又は５４から５６の遅延値
は、具体的には、遅延素子２から５の何れか一つの遅延
値と同じ値をとるようにする場合の他、遅延素子２から
５の遅延値の平均値をとるようにするもの等、遅延素子
２から５の遅延値との関係により定められるものであれ
ばよい。

【００７１】制御器４１は、位相比較器６から出力され
る位相差出力、前遅延検出器３４及び後遅延検出器３５
から出力される信号に基づいて遅延素子２から５の遅延
値を制御するものである。

【００７２】次に、本発明の実施の形態３による半導体
装置の動作について説明する。なお、本発明の実施の形
態３による半導体装置の動作は、前遅延検出器３４、及
び後遅延検出器３５を用いて遅延素子２から５の遅延値
制御を行う点において前記実施の形態１で説明した半導
体装置と異なるため、ここでは、前記実施の形態１で説
明した半導体装置と同様の動作を行う構成要素について
は説明を省略する。

【００７３】図６は、本発明の実施の形態３による半導
体装置のタイミングチャートの一例であり、(a)は遅延
素子５の出力、(b)は位相比較器６に入力される被比較
信号、(c)はＴ−ＦＦ４２から出力される分周パルス、
(d)はＦＦ４３出力、(e)はＦＦ４４出力、(f)は遅延素
子５０の正常動作時の出力、(g)はＦＦ４５の正常動作
時の出力、(h)は遅延素子５０の誤動作時の出力、(i)は
ＦＦ４５の誤動作時の出力、(j)はカウンタ５２のキャ
リー出力、(k)はＦＦ５３出力、(l)は遅延素子５６の正
常動作時の出力、(m)はＦＦ５７の正常動作時の出力、
(n)は遅延素子５６の誤動作時の出力、(o)はＦＦ５７の
誤動作時の出力である。

【００７４】まず、前遅延検出回路３４の動作について
説明する。位相比較器６に入力される被比較信号(b)
は、ＦＦ４２で分周され、分周されたパルス(c)は、Ｆ
Ｆ４３、ＦＦ４４により２クロック遅延され、遅延パル
ス(e)として２クロック遅れたパルスをＦＦ４４から出
力する。

【００７５】また、ＦＦ４２で分周された分周パルス
(c)は、遅延素子２から５の遅延値と同じ遅延値を有す
る遅延素子４６から５０により５／４クロック遅延させ
られた後に（図６に示す(f)又は(h)）、ＦＦ４５にラッ
チされることにより、分周パルス(c)を２クロック遅延
したパルスがＦＦ４５出力(g)又は(i)として出力され
る。

【００７６】次に、ＥＸＯＲ５１は、ＦＦ４４出力とＦ
Ｆ４５出力とを比較し、ＦＦ４４出力とＦＦ４５出力と
が等しい場合には、遅延素子２から５の遅延値が正常で
ある旨を示す信号を、ＦＦ４４出力とＦＦ４５出力とが
異なる場合には、遅延素子２から５の遅延値が小さい旨
を示す信号を、制御器４１に出力する

【００７７】即ち、遅延素子２から５の遅延値が正しい
場合には、ＦＦ４５出力が図６の(g)に示すようなクロ
ック信号となるため、ＦＦ４４出力(e)のクロック信号
とクロックの同期が一致する。そのため、ＥＸＯＲ５１
は、遅延素子２から５の遅延値が正常な遅延値で動作し
ていると判断し、遅延値が正常である旨を示す信号を制
御器４１に出力する。

【００７８】一方で、外乱等の影響で遅延素子２から５
の遅延値が小さくなることにより、遅延素子４６から５
０によるクロックの総遅延量が１クロック以下となった
場合には、ＦＦ４５出力は、図６に示す(i)に示すよう
なクロック信号となり、ＦＦ４４出力(e)と一致しな
い。この場合には、ＥＸＯＲ５１は、遅延素子２から５
の遅延値が正常な遅延値よりも小さくなっていると判断
し、遅延値が小さい旨を示す信号を制御器４１に出力す
る。

【００７９】このようにすることにより、制御器４１
は、遅延素子２から５の遅延値を常に監視し、ＥＸＯＲ
５１で不一致が発生し、遅延値が小さい旨を示す信号が
制御器４１に出力された場合には、制御器４１は、遅延
素子２から５の遅延値を大きくするように制御すること
により、位相比較器６において、遅延なしクロックの位
相と前記外部クロックの１クロック後の位相とが比較さ
れることを防止することができる。

【００８０】次に、後遅延検出回路３５の動作について
説明する。位相比較器６に入力される被比較信号(b)
は、カウンタ５２で分周され、キャリー出力(j)がカウ
ンタ５２から出力される。そして、キャリー出力(j)
は、ＦＦ５３でラッチされＦＦ５３出力として１クロッ
ク遅延したＦＦ５３出力(k)が出力される。

【００８１】また、カウンタ５２で分周されたキャリー
出力(j)は、遅延素子２から５の遅延値と同じ遅延値を
有する遅延素子５４から５６により３／４クロック遅延
させられた後に（図６に示す(l)又は(n)）、ＦＦ５７に
ラッチされることにより、キャリー出力(j)を１クロッ
ク遅延したパルスがＦＦ５７出力(m)又は(o)として出力
される。

【００８２】次に、ＥＸＯＲ５８は、ＦＦ出力５３とＦ
Ｆ５７出力とを比較し、ＦＦ５３出力とＦＦ５７出力と
が等しい場合には、遅延素子２から５の遅延値が正常で
ある旨を示す信号を、ＦＦ５３出力とＦＦ５７出力とが
異なる場合には、遅延素子２から５の遅延値が大きい旨
を示す信号を、制御器４１に出力する

【００８３】即ち、遅延素子２から５の遅延値が正しい
場合には、ＦＦ５７出力が図６の(m)に示すようなクロ
ック信号となるため、ＦＦ４４出力(k)のクロック信号
とクロックの同期が一致する。そのため、ＥＸＯＲ５８
は、遅延素子２から５の遅延値が正常な遅延値で動作し
ていると判断し、遅延値が正常である旨を示す信号を制
御器４１に出力する。

【００８４】一方で、外乱等の影響で遅延素子２から５
の遅延値が大きくなることにより、遅延素子４６から５
０によるクロックの総遅延量が１クロック以上となった
場合には、ＦＦ５７出力は、図６に示す(o)に示すよう
なクロック信号となり、ＦＦ５３出力(k)と一致しな
い。この場合には、ＥＸＯＲ５８は、遅延素子２から５
の遅延値が正常な遅延値よりも大きくなっていると判断
し、遅延値が大きい旨を示す信号を制御器４１に出力す
る。

【００８５】このようにすることにより、制御器４１
は、遅延素子２から５の遅延値を常に監視し、ＥＸＯＲ
５８で不一致が発生し、遅延値が大きい旨を示す信号が
制御器４１に出力された場合には、制御器４１は、遅延
素子２から５の遅延値を小さくするように制御すること
により、位相比較器６において、２クロック以上遅延さ
れたクロックの位相と前記外部クロックの１クロック後
の位相とが比較されることを防止することができる。

【００８６】次に、制御器４１の構成、動作について、
さらに詳細に説明する。図７は、本発明の実施の形態３
による半導体装置の制御器４１の一例を示す回路図であ
り、制御器４１は、位相差入力端子１２０、抵抗１２
１、１２２、コンデンサ１２３、１２４、制御電圧出力
端子１２５、オーバー検出入力端子６０、ゼロ検出入力
端子６１、スイッチ６３、６４により構成されている。
なお、位相差入力端子１２０、抵抗１２１、１２２、容
量１２３、１２４、制御値出力端子１２５は図１２で示
した従来のＬＰＦと同じである。

【００８７】オーバー検出入力端子６０には、ＥＸＯＲ
５８から出力された信号が入力され、遅延値が正常であ
る旨を示す信号が入力されている間は、スイッチ６３が
ＯＦＦの状態となっている。そして、オーバー検出入力
端子６０にＥＸＯＲ５８から遅延値が小さい旨を示す信
号が入力された場合には、スイッチ６４をＯＮにして、
強制的に遅延値を大きくする。

【００８８】一方で、ゼロ検出入力端子６１には、ＥＸ
ＯＲ５１から出力された信号が入力され、遅延値が正常
である旨を示す信号が入力されている間は、スイッチ６
４がＯＦＦの状態となっている。そして、ゼロ検出入力
端子６１にＥＸＯＲ５１から遅延値が小さい旨を示す信
号が入力された場合には、スイッチ６４をＯＮにして、
強制的に遅延値を大きくする。

【００８９】以上のように本発明の実施形態３による半
導体装置によれば、前遅延検出器３４、及び後遅延検出
器３５を設け、常に、遅延素子２から５の遅延値を監視
することにより、外乱等の影響により遅延素子２から５
の遅延値が大きく変化した場合であっても、当該遅延素
子２から５の遅延値の変化を検出し、制御器４１で遅延
素子２から５の遅延値を制御することができる。そのた
め、位相比較器６において異なるエッジのが比較される
ことを防止することができ、基準信号に正確に同期した
クロックを生成することができる。

【００９０】また、本発明の実施の形態３による半導体
装置によれば、絶えず遅延素子２から５の遅延値を位相
比較器６、及び制御器７により制御することで、電圧温
度等の外乱を受けた場合であっても各遅延素子からの出
力として１／４クロックずつ位相のシフトしたクロック
を生成することができる。また、前記１／４クロックづ
つ位相シフトしたクロックを基準信号の位相によって選
択する選択器９を備えることで急激な基準信号の変化に
対しても追従することができ、基準信号の間隔が広い場
合等であっても、各遅延素子から出力されるクロックの
周波数を一定に保つことができる。

【００９１】なお、本発明の実施の形態３においては、
説明を簡単にするために、４段の遅延素子に対して、前
遅延検出器３４の遅延素子を５段、後遅延検出器３５の
遅延素子を３段で構成したが、遅延素子をＮ段（Ｎ：２
以上の整数）で構成した場合は、前遅延検出器３４の遅
延素子をＮ＋１段以上、後遅延検出器３５の遅延素子を
Ｎ−１以下で構成すればよく、本発明の実施の形態３と
同様の効果を得ることができる。

【００９２】

【発明の効果】以上のように本発明のよる半導体装置
は、絶えず遅延素子の遅延値を位相比較器、及び制御器
により制御することで、電圧温度等の外乱を受けた場合
であっても各遅延素子からの出力として１／Ｎクロック
ずつ位相のシフトしたクロックを生成することができ
る。また、前記１／Ｎクロックづつ位相シフトしたクロ
ックを基準信号の位相によって選択する選択器を備える
ことで急激な基準信号の変化に対しても追従することが
でき、基準信号の間隔が広い場合等であっても、各遅延
素子から出力されるクロックの周波数を一定に保つこと
ができる。

【００９３】また、本発明による半導体装置は、選択器
によるクロック選択時に遅延素子から出力されるクロッ
クを一時的に止めることにより、クロック切り換え時
に、正規クロックのＨレベル幅、又はＬレベル幅以下の
クロックを作ることなく、同期クロックを生成すること
ができ、当該同期クロックを用いたシステムが誤動作を
起こすことを防止することができる。

【００９４】また、本発明による半導体装置は、前遅延
検出器、及び後遅延検出器を設け、常に、遅延素子の遅
延値を監視することにより、外乱等の影響により遅延素
子の遅延値が大きく変化した場合であっても、当該遅延
素子の遅延値の変化を検出し、制御器で遅延素子の遅延
値を制御することができる。そのため、位相比較器にお
いて異なるエッジのが比較されることを防止することが
でき、基準信号に正確に同期したクロックを生成するこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１による半導体装置の回路
図の一例を示した図である。

【図２】本発明の実施の形態１による半導体装置のタイ
ミングチャート図である。

【図３】本発明の実施の形態２による半導体装置の回路
図の一例を示した図である。

【図４】本発明の実施の形態２による半導体装置のタイ
ミングチャート図である。

【図５】本発明の実施の形態３による半導体装置の回路
図の一例を示した図である。

【図６】本発明の実施の形態３による半導体装置のタイ
ミングチャート図である。

【図７】本発明の実施の形態３による半導体装置の制御
器の構成の一例を示す図である。

【図８】第１の従来例の半導体装置の回路図である。

【図９】第２の従来例の半導体装置の回路図である。

【図１０】一般的な位相比較器の回路図である。

【図１１】一般的な位相比較器のタイミングチャート図
である。

【図１２】一般的なＬＰＦの回路図である。

【図１３】本発明の実施の形態１による半導体装置の回
路図の一例を示した図である。

【符号の説明】

１クロック入力端子２、３、４、５遅延素子６位相比較器７制御器８基準信号入力端子９選択器９ａラッチ回路９ｂマルチプレクサ９ｃ選択器制御回路３１同期クロック出力端子３４前遅延検出器３５後遅延検出器４１制御器６０オーバー検出入力端子６１ゼロ検出入力端子６３、６４スイッチ１０１基準信号入力端子１０２位相比較器１０３ＬＰＦ１０４ＶＣＯ１０５分周回路１０６クロック出力端子１１０被比較信号入力端子１１１比較信号入力端子１１２位相差出力端子１２０位相差入力端子１２１、１２２抵抗１２３、１２４コンデンサ１２５制御電圧出力端子１３１クロック入力端子１３２〜１３９バッファ１４０基準信号入力端子１４１選択器１４２同期クロック出力端子

Claims

【特許請求の範囲】

【請求項１】同期させるクロックである外部クロック
の入力を受ける外部クロック入力手段と、前記外部クロックを１／Ｎ（Ｎ:２以上の整数）クロッ
クづつ遅延させるＮ段の遅延素子と、前記Ｎ段の遅延素子によって遅延されたクロックの位相
と、前記外部クロックの１クロック後の位相とを比較す
る位相比較手段と、前記位相比較器によって検出された位相差を入力とし、
前記遅延素子の遅延値を制御する制御手段と、基準信号の入力を受ける基準信号入力端子と、前記Ｎ段の遅延素子それぞれにより生成される，１／Ｎ
クロックづつ遅延させた遅延クロックから前記基準信号
に最も同期する遅延クロックを選択する選択手段と、を
備えることを特徴とする半導体装置。
【請求項２】請求項１に記載の半導体装置において、前記選択器は、前記Ｎ段の遅延素子それぞれにより生成
される，１／Ｎクロックづつ遅延させた遅延クロックか
ら、入力された基準信号の変化点の後ろで、当該遅延ク
ロックの変化点が一番近い遅延クロックを選択すること
を特徴とする半導体装置。
【請求項３】請求項１に記載の半導体装置において、前記選択器は、前記Ｎ段の遅延素子それぞれにより生成
される，１／Ｎクロックづつ遅延させた遅延クロックか
ら、入力された基準信号の変化点の前で、当該遅延クロ
ックの変化点が一番近い遅延クロックを選択することを
特徴とする半導体装置。
【請求項４】請求項１に記載の半導体装置において、前記選択手段は、前記Ｎ段の遅延素子それぞれにより生
成される，１／Ｎクロックづつ遅延させた遅延クロック
をそれぞれ前記基準信号でラッチするラッチ回路と、クロック選択を行うタイミングを生成する選択器制御回
路と、前記ラッチ回路の出力を入力とし、前記選択器制御手段
から出力されたタイミングで、前記１／Ｎクロックづつ
遅延させた遅延クロックをを選択するマルチプレクサ
と、を備えることを特徴とする半導体装置。
【請求項５】請求項１乃至請求項３の何れかに記載の
半導体装置において、前記選択手段のクロック選択時に、前記Ｎ段の遅延素子
それぞれにより生成される，１／Ｎクロックづつ遅延さ
せた遅延クロックを一時的に止めるクロック停止手段を
さらに備えることを特徴とする半導体装置。
【請求項６】請求項１乃至請求項５の何れかに記載の
半導体装置において、前記位相比較器により、遅延なしクロックの位相と前記
外部クロックの１クロック後の位相とが比較されること
を防止する前遅延検出手段をさらに備えることを特徴と
する半導体装置。
【請求項７】請求項６に記載の半導体装置において、前記前遅延検出手段は、前記外部クロックを分周する分
周回路と、前記分周回路の出力を入力とし、クロック単位で遅延さ
せる２段以上のラッチ回路（以下、第１のラッチ回路と
する。）と、前記分周回路の出力を入力とし、前記Ｎ段の遅延素子と
同じ遅延値を持つＮ＋１段以上の遅延素子と、前記Ｎ＋１段以上の遅延素子の出力を、前記外部クロッ
クでラッチするラッチ回路（以下、第２のラッチ回路と
する。）と、前記第１のラッチ回路からの出力と前記第２のラッチ回
路からの出力とを比較する比較器とからなることを特徴
とする半導体装置。
【請求項８】請求項１乃至請求項５の何れかに記載の
半導体装置において、前記位相比較器により、２クロック以上遅延されたクロ
ックの位相と前記外部クロックの１クロック後の位相と
が比較されることを防止する後遅延検出手段をさらに備
えることを特徴とする半導体装置。
【請求項９】請求項８に記載の半導体装置において、前記後遅延検出手段は、前記外部クロックを分周する分
周回路と、前記分周回路の出力を入力とし、１クロック遅延させる
ラッチ回路（以下、第３のラッチ回路とする。）と、前記分周回路の出力を入力とし、前記Ｎ段の遅延素子と
同じ遅延値を持つＮ−１段以上の遅延素子と、前記Ｎ−１段以上の遅延素子の出力を、前記外部クロッ
クでラッチするラッチ回路（以下、第４のラッチ回路と
する。）と、前記第３のラッチ回路からの出力と前記第４のラッチ回
路からの出力とを比較する比較器とからなることを特徴
とする半導体装置。