JPH02213225A - 可変周波数合成回路 - Google Patents
可変周波数合成回路Info
- Publication number
- JPH02213225A JPH02213225A JP1033000A JP3300089A JPH02213225A JP H02213225 A JPH02213225 A JP H02213225A JP 1033000 A JP1033000 A JP 1033000A JP 3300089 A JP3300089 A JP 3300089A JP H02213225 A JPH02213225 A JP H02213225A
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- JP
- Japan
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- frequency
- digital
- signal
- circuit
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- Pending
Links
- 230000015572 biosynthetic process Effects 0.000 title claims abstract description 36
- 238000003786 synthesis reaction Methods 0.000 title claims abstract description 36
- 230000010355 oscillation Effects 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、可変周波数合成回路に関し、特に信号周波数
を高精度に変化させることが可能な可変周波数合成回路
に関するものである。
を高精度に変化させることが可能な可変周波数合成回路
に関するものである。
従来の周波数合成回路としては、異なる周波数の信号を
混合するミキサと、フィルタとを組み合わせて必要な周
波数を合成するものがある。また、ディジタル分周回路
と位相比較回路とを組み合わせて容易に周波数を変化で
きるようにしたものもある。
混合するミキサと、フィルタとを組み合わせて必要な周
波数を合成するものがある。また、ディジタル分周回路
と位相比較回路とを組み合わせて容易に周波数を変化で
きるようにしたものもある。
しかし前者の周波数合成回路では、信号周波数を変化さ
せようとする場合、ミキサやフィルタなどのアナログ回
路の性能が太き（影響し、回路を安定に動作させること
が困難である。
せようとする場合、ミキサやフィルタなどのアナログ回
路の性能が太き（影響し、回路を安定に動作させること
が困難である。
また後者の周波数合成回路は、小さいステップで高精度
に周波数を変化させることが難しいため、可変周波数合
成回路として使用されることはな（、周波数変換回路と
してのみ使用されている。
に周波数を変化させることが難しいため、可変周波数合
成回路として使用されることはな（、周波数変換回路と
してのみ使用されている。
本発明の目的は、このような問題を解決し、合成周波数
を十分に小さいステップで、しかも安定に変化させるこ
とができる可変周波数合成回路を提供することにある。
を十分に小さいステップで、しかも安定に変化させるこ
とができる可変周波数合成回路を提供することにある。
本発明の可変周波数合成回路は、
入力信号の周波数に、第１のディジタルデータが表す自
然数を掛け、その結果を第２のディジタルデータが表す
自然数で割った周波数の信号を出力する周波数合成回路
を複数設けてそれらを直列に接続し、 前記第１および第２のディジタルデータを記憶し、所定
のディジタル信号が入力されたとき、その値に対応する
値の前記第１および第２のディジタルデータを前記複数
の周波数合成回路にそれぞれ出力するメモリを設けたこ
とを特徴とする。
然数を掛け、その結果を第２のディジタルデータが表す
自然数で割った周波数の信号を出力する周波数合成回路
を複数設けてそれらを直列に接続し、 前記第１および第２のディジタルデータを記憶し、所定
のディジタル信号が入力されたとき、その値に対応する
値の前記第１および第２のディジタルデータを前記複数
の周波数合成回路にそれぞれ出力するメモリを設けたこ
とを特徴とする。
次に本発明の実施例について図面を参照して説明する。
第１図は本発明による可変周波数合成回路の一実施例を
示すブロック図である０周波数合成回路１は、入力信号
ａの周波数に、第１のディジタルデータＭ１が表す自然
数ｍ、を掛け、その結果を第２のディジタルデータＮ１
が表す自然数で割った周波数の信号を出力するもので、
ディジタル分周回路５，７、位相比較回路８、ならびに
電圧制御発振回路（ＶＣＯ）６により構成されている。
示すブロック図である０周波数合成回路１は、入力信号
ａの周波数に、第１のディジタルデータＭ１が表す自然
数ｍ、を掛け、その結果を第２のディジタルデータＮ１
が表す自然数で割った周波数の信号を出力するもので、
ディジタル分周回路５，７、位相比較回路８、ならびに
電圧制御発振回路（ＶＣＯ）６により構成されている。
そして、分周回路５は、後述するディジタル−ディジタ
ル変換器４からの第１のデータＭ１が表す自然数ｍｌに
もとづき入力信号ａの周波数を１／ｍ、に分周する０分
周回路７は変換器４からの第２のデータＮ１が表す自然
数ｎ、にもとづき発振回路６の出力信号の周波数を１／
ｎ、に分周する。
ル変換器４からの第１のデータＭ１が表す自然数ｍｌに
もとづき入力信号ａの周波数を１／ｍ、に分周する０分
周回路７は変換器４からの第２のデータＮ１が表す自然
数ｎ、にもとづき発振回路６の出力信号の周波数を１／
ｎ、に分周する。
位相比較回路８は分周回路５．７の出力信号の位相を比
較し、その結果を表す電圧を発振回路６に出力する。発
振回路６はこの電圧によりその出力信号の周波数を制御
する。周波数合成回路２゜・・、３も周波数合成回路１
と同じように構成されており、これらは直列に接続され
ている。
較し、その結果を表す電圧を発振回路６に出力する。発
振回路６はこの電圧によりその出力信号の周波数を制御
する。周波数合成回路２゜・・、３も周波数合成回路１
と同じように構成されており、これらは直列に接続され
ている。
ディジタル−ディジタル変換器４はディジタルメモリに
より構成され、周波数合成回路１，２゜・・・、３にそ
れぞれ与える第１および第２のディジタルデータＭｌ、
Ｎｌ （その値は、ｍ、、ｎ＋）、第１および第２のデ
ィジタルデータＭ２．Ｎ２（その値は、ｍｔ 、 ｎ
ｇ）、・・・、第１および第２のディジタルデータＭｋ
、Ｎｋ （その値は、ｍｋ、ｎｋ）を記憶し、所定のデ
ィジタル信号が制御信号すとして入力されたとき、その
値に対応する値の第１および第２のディジタルデータを
周波数合成回路１，２．・・・、３にそれぞれ出力する
。
より構成され、周波数合成回路１，２゜・・・、３にそ
れぞれ与える第１および第２のディジタルデータＭｌ、
Ｎｌ （その値は、ｍ、、ｎ＋）、第１および第２のデ
ィジタルデータＭ２．Ｎ２（その値は、ｍｔ 、 ｎ
ｇ）、・・・、第１および第２のディジタルデータＭｋ
、Ｎｋ （その値は、ｍｋ、ｎｋ）を記憶し、所定のデ
ィジタル信号が制御信号すとして入力されたとき、その
値に対応する値の第１および第２のディジタルデータを
周波数合成回路１，２．・・・、３にそれぞれ出力する
。
次に動作を説明する。変換器４に制御信号すが与えられ
ると、変換器４はその値に対応する第１のデータＭｌ、
Ｍ２． ・・・、Ｍｋおよび第２のデータＮｌ、Ｎ２
． ・・・、Ｎｋをそれぞれ周波数合成回路１，２．
・・・３に出力する。そして周波数合成回路１では、分
周回路５が、第１のデータＭ１が表す自然数ｍ、にもと
づき入力信号ａの周波数を１／ｍ、に分周する。一方、
分周回路７は変換器４からの第２のデータＮ１が表す自
然数ｎ、にもとづき発振回路６の出力信号の周波数を１
／ｎ、に分周する。そして、位相比較回路８は分周回路
５，７の出力信号の位相を比較し、その結果を表す電圧
により、発振回路６はその出力信号の周波数を制御する
。これにより入力信号ａの周波数をｍ １ ／ ｎ １
倍した周波数の信号が次の周波数合成回路２に与えられ
る。
ると、変換器４はその値に対応する第１のデータＭｌ、
Ｍ２． ・・・、Ｍｋおよび第２のデータＮｌ、Ｎ２
． ・・・、Ｎｋをそれぞれ周波数合成回路１，２．
・・・３に出力する。そして周波数合成回路１では、分
周回路５が、第１のデータＭ１が表す自然数ｍ、にもと
づき入力信号ａの周波数を１／ｍ、に分周する。一方、
分周回路７は変換器４からの第２のデータＮ１が表す自
然数ｎ、にもとづき発振回路６の出力信号の周波数を１
／ｎ、に分周する。そして、位相比較回路８は分周回路
５，７の出力信号の位相を比較し、その結果を表す電圧
により、発振回路６はその出力信号の周波数を制御する
。これにより入力信号ａの周波数をｍ １ ／ ｎ １
倍した周波数の信号が次の周波数合成回路２に与えられ
る。
周波数合成回路２はさらにその周波数をｍ ｚ ７１８
倍した周波数の信号を合成して出力し、最後に周波数合
成回路３はその一つ前の周波数合成回路からの信号の周
波数をｍ ｋ／ ｎ ＠倍した周波数の信号をこの可変
周波数合成回路の出力信号Ｃとして出力する。
倍した周波数の信号を合成して出力し、最後に周波数合
成回路３はその一つ前の周波数合成回路からの信号の周
波数をｍ ｋ／ ｎ ＠倍した周波数の信号をこの可変
周波数合成回路の出力信号Ｃとして出力する。
そして、あらかじめ変換器４に制御信号すに対応する第
１および第２のディジタルデータを一定の順序で記憶さ
せておくことにより、制御信号すの値を変化させたとき
、十分に小さいステップで周波数が変化する出力信号Ｃ
が得られる。また、各周波数合成回路１〜３は信号の分
周を分周回路５．７によりディジタル的に行っているの
で、回路の動作は安定である。
１および第２のディジタルデータを一定の順序で記憶さ
せておくことにより、制御信号すの値を変化させたとき
、十分に小さいステップで周波数が変化する出力信号Ｃ
が得られる。また、各周波数合成回路１〜３は信号の分
周を分周回路５．７によりディジタル的に行っているの
で、回路の動作は安定である。
（発明の効果〕
以上説明したように本発明の可変周波数合成回路は、入
力信号の周波数に、第１のディジタルデ−夕が表す自然
数を掛け、その結果を第２のディジタルデータが表す自
然数で割った周波数の信号を出力する周波数合成回路を
複数設けてそれらを直列に接続し、第１および第２のデ
ィジタルデータを記憶し、所定のディジタル信号が入力
されたとき、その値に対応する値の第１および第２のデ
ィジタルデータを複数の周波数合成回路にそれぞれ出力
するメモリを設けている。
力信号の周波数に、第１のディジタルデ−夕が表す自然
数を掛け、その結果を第２のディジタルデータが表す自
然数で割った周波数の信号を出力する周波数合成回路を
複数設けてそれらを直列に接続し、第１および第２のデ
ィジタルデータを記憶し、所定のディジタル信号が入力
されたとき、その値に対応する値の第１および第２のデ
ィジタルデータを複数の周波数合成回路にそれぞれ出力
するメモリを設けている。
従って本発明の可変周波数合成回路では、メモリにディ
ジタル信号に対応する第１および第２のディジタルデー
タを一定の順序で記憶させておくことにより、ディジタ
ル信号の値を変化させたとき、合成周波数を十分に小さ
いステップで変化させることができ、しかも周波数合成
回路はディジタル分周回路により構成することができる
ので安定に動作させることが可能となる。
ジタル信号に対応する第１および第２のディジタルデー
タを一定の順序で記憶させておくことにより、ディジタ
ル信号の値を変化させたとき、合成周波数を十分に小さ
いステップで変化させることができ、しかも周波数合成
回路はディジタル分周回路により構成することができる
ので安定に動作させることが可能となる。
第１図は本発明による可変周波数合成回路の一実施例を
示すブロック図である。 １．２．３・・周波数合成回路 ディジタル−ディジタル変換器 ディジタル分周回路 電圧制御発振回路 位相比較回路
示すブロック図である。 １．２．３・・周波数合成回路 ディジタル−ディジタル変換器 ディジタル分周回路 電圧制御発振回路 位相比較回路
Claims (1)
- （１）入力信号の周波数に、第１のディジタルデータが
表す自然数を掛け、その結果を第２のディジタルデータ
が表す自然数で割った周波数の信号を出力する周波数合
成回路を複数設けてそれらを直列に接続し、 前記第１および第２のディジタルデータを記憶し、所定
のディジタル信号が入力されたとき、その値に対応する
値の前記第１および第２のディジタルデータを前記複数
の周波数合成回路にそれぞれ出力するメモリを設けたこ
とを特徴とする可変周波数合成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1033000A JPH02213225A (ja) | 1989-02-13 | 1989-02-13 | 可変周波数合成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1033000A JPH02213225A (ja) | 1989-02-13 | 1989-02-13 | 可変周波数合成回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02213225A true JPH02213225A (ja) | 1990-08-24 |
Family
ID=12374580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1033000A Pending JPH02213225A (ja) | 1989-02-13 | 1989-02-13 | 可変周波数合成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02213225A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5358A (en) * | 1976-06-24 | 1978-01-05 | Yaesu Musen Kk | Fast responding pll oscillating circuit |
| JPS59114927A (ja) * | 1982-12-21 | 1984-07-03 | Sony Corp | 可変周波数発振回路 |
| JPS6318900A (ja) * | 1986-07-11 | 1988-01-26 | Nippon Telegr & Teleph Corp <Ntt> | バ−スト多重端局装置 |
-
1989
- 1989-02-13 JP JP1033000A patent/JPH02213225A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5358A (en) * | 1976-06-24 | 1978-01-05 | Yaesu Musen Kk | Fast responding pll oscillating circuit |
| JPS59114927A (ja) * | 1982-12-21 | 1984-07-03 | Sony Corp | 可変周波数発振回路 |
| JPS6318900A (ja) * | 1986-07-11 | 1988-01-26 | Nippon Telegr & Teleph Corp <Ntt> | バ−スト多重端局装置 |
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