JP3013859B2 - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- 238000005070 sampling Methods 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 claims description 3
- 238000009499 grossing Methods 0.000 claims description 2
- 238000000034 method Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000014509 gene expression Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 3
- 238000010295 mobile communication Methods 0.000 description 3
- 238000004891 communication Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は通信分野に於て広汎に用
いられる周波数シンセサイザ、特に移動通信分野に於て
必要となる微小周波数ステップの周波数シンセサイザに
関する。
いられる周波数シンセサイザ、特に移動通信分野に於て
必要となる微小周波数ステップの周波数シンセサイザに
関する。
【０００２】
【従来の技術】図２は従来の周波数シンセサイザの基本
構成を示す図である。１は基準発振器、７は電圧制御発
振器、１１は分周比Ｍの分周器、１２は位相比較器、１
３はループフィルタ、１４はプログラマブル分周器であ
る。
構成を示す図である。１は基準発振器、７は電圧制御発
振器、１１は分周比Ｍの分周器、１２は位相比較器、１
３はループフィルタ、１４はプログラマブル分周器であ
る。
【０００３】図２において、基準発振器１と分周期１１
は基準位相発生部Ａを形成している。この分周器１１の
出力周波数をΔｆ（Hz）、電圧制御発振器７の出力周波
数をｆ0 （Hz）とすると、位相比較器１２、ループフィ
ルタ１３、電圧制御発振器７、プログラマブル分周器１
４から成るル−プを形成する位相同期部Ｂの動作により
完全に周波数同期が達成され、下記の数式１の関係が成
立する。これにより下記の数式２が得られ、外部より分
周比Ｎを指定することにより周波数ステップΔｆの周波
数信号を発生する事ができる。
は基準位相発生部Ａを形成している。この分周器１１の
出力周波数をΔｆ（Hz）、電圧制御発振器７の出力周波
数をｆ0 （Hz）とすると、位相比較器１２、ループフィ
ルタ１３、電圧制御発振器７、プログラマブル分周器１
４から成るル−プを形成する位相同期部Ｂの動作により
完全に周波数同期が達成され、下記の数式１の関係が成
立する。これにより下記の数式２が得られ、外部より分
周比Ｎを指定することにより周波数ステップΔｆの周波
数信号を発生する事ができる。
【０００４】
【数１】
【０００５】
【０００６】
【数２】
【０００７】
【０００８】位相比較は周波数Δｆで行われプログラマ
ブル分周器１４に於て下記の数式３に示すようなループ
内遅延τが発生する。よく知られている様に、ループ内
に遅延を含む場合には、ループの安定条件からいってル
ープの帯域幅を上記遅延に対して十分狭帯域にしなくて
はならない。今の場合ループの帯域幅をΔｆに比べて充
分狭帯域にする必要がある。従って移動通信における最
近の動向の様にΔｆが小さくなるとますます狭帯域の周
波数シンセサイザが必要となる。
ブル分周器１４に於て下記の数式３に示すようなループ
内遅延τが発生する。よく知られている様に、ループ内
に遅延を含む場合には、ループの安定条件からいってル
ープの帯域幅を上記遅延に対して十分狭帯域にしなくて
はならない。今の場合ループの帯域幅をΔｆに比べて充
分狭帯域にする必要がある。従って移動通信における最
近の動向の様にΔｆが小さくなるとますます狭帯域の周
波数シンセサイザが必要となる。
【０００９】
【数３】
【００１０】
【００１１】しかし位相同期ループが狭帯域となると、
電圧制御発振器７の内部雑音に起因する位相雑音が問題
となってくる。周波数シンセサイザの出力位相雑音の
中、位相同期ループの帯域内成分は基準発振器１の出力
がＮ倍されて出力されるので位相雑音は小さい。即ち出
力が入力に位相同期される。ところが位相同期ループの
帯域外の成分はその様な位相同期作用が行われないた
め、電圧制御発振器７の内部雑音がそのまま出力されて
しまう。したがって、位相雑音を小さくするためには、
高安定な電圧制御発振器を使用しなくてはならず、高価
となる上に動作周波数範囲が限られたものになってしま
う。
電圧制御発振器７の内部雑音に起因する位相雑音が問題
となってくる。周波数シンセサイザの出力位相雑音の
中、位相同期ループの帯域内成分は基準発振器１の出力
がＮ倍されて出力されるので位相雑音は小さい。即ち出
力が入力に位相同期される。ところが位相同期ループの
帯域外の成分はその様な位相同期作用が行われないた
め、電圧制御発振器７の内部雑音がそのまま出力されて
しまう。したがって、位相雑音を小さくするためには、
高安定な電圧制御発振器を使用しなくてはならず、高価
となる上に動作周波数範囲が限られたものになってしま
う。
【００１２】また基準位相発生部として基準発振器、２
進加算器、および１サンプル遅延器を用い、位相同期部
としてコサインＲＯＭ、Ｄ／Ａ変換器、およびアナログ
フィルタを用いたＤＤＳと呼ばれるディレクト ディジ
タル シンセサイザがある。この方式は本願発明と同じ
く微小ステップの動作が可能であり、Ｑを大きくするこ
とにより幾らでも小さなステップの周波数を発生できて
位相雑音を極めて小さくすることが可能であるが、その
出力部がコサインＲＯＭ及びアナログフィルタを用いて
いるため、回路全体が非常に複雑になり、得られる周波
数にも限度が有り、ｆk の上限は１０ＭHzのオ−ダ−で
ある。
進加算器、および１サンプル遅延器を用い、位相同期部
としてコサインＲＯＭ、Ｄ／Ａ変換器、およびアナログ
フィルタを用いたＤＤＳと呼ばれるディレクト ディジ
タル シンセサイザがある。この方式は本願発明と同じ
く微小ステップの動作が可能であり、Ｑを大きくするこ
とにより幾らでも小さなステップの周波数を発生できて
位相雑音を極めて小さくすることが可能であるが、その
出力部がコサインＲＯＭ及びアナログフィルタを用いて
いるため、回路全体が非常に複雑になり、得られる周波
数にも限度が有り、ｆk の上限は１０ＭHzのオ−ダ−で
ある。
【００１３】
【発明が解決しようとする課題】以上説明したように、
従来のシンセサイザ−に於いてはいずれも高価な回路を
使用せねばならず、また得られる周波数に限りがある。
従来のシンセサイザ−に於いてはいずれも高価な回路を
使用せねばならず、また得られる周波数に限りがある。
【００１４】本発明はこの問題を解決するために、基準
位相発生部としては小さなステップを発生できる上記の
ＤＤＳの基準位相発生部をそのまま用い、位相同期部と
しては図２のようなル−プ形式で前記の小さなステップ
にそのまま対応できるシンセサイザを提供しようとする
ものである。
位相発生部としては小さなステップを発生できる上記の
ＤＤＳの基準位相発生部をそのまま用い、位相同期部と
しては図２のようなル−プ形式で前記の小さなステップ
にそのまま対応できるシンセサイザを提供しようとする
ものである。
【００１５】
【課題を解決するための手段】本発明によれば、基本周
波数（ｆｋ）の信号を出力する基準位相発生器と、前記
基本周波数（ｆｋ）の信号を基準として外部へ出力する
出力周波数（ｆ０）の位相誤差の検出を行い、前記位相
誤差に基づいて電圧制御発振器を制御し、該電圧制御発
振器の出力に於いて目的とする出力周波数（ｆ０）の正
弦波を得る位相同期部とを備える周波数シンセサイザに
おいて、前記基準位相発生部は、該基準位相発生部が出
力する前記基本周波数（ｆｋ）の信号と外部より与えら
れる数値（ｋ）との２進加算を行い、指定された周波数
（ｆＲ）の正弦波を標本化パルスとして、前記２進加算
の結果を１サンプル遅延させ、前記基本周波数（ｆｋ）
の信号としてディジタル出力を行ない、 前記位相同期
部は、目的とする周波数帯で発振する前記電圧制御発振
器の出力周波数（ｆ０）を２進計数器により分周積算を
行い、この分周積算結果と前記基準位相発生部のディジ
タル出力との位相比較を２進値の数値差演算により行
い、この数値差演算した際のディジタル出力値の差を用
いて前記電圧制御発振器を制御すること特徴とする周波
数シンセサイザが得られる。
波数（ｆｋ）の信号を出力する基準位相発生器と、前記
基本周波数（ｆｋ）の信号を基準として外部へ出力する
出力周波数（ｆ０）の位相誤差の検出を行い、前記位相
誤差に基づいて電圧制御発振器を制御し、該電圧制御発
振器の出力に於いて目的とする出力周波数（ｆ０）の正
弦波を得る位相同期部とを備える周波数シンセサイザに
おいて、前記基準位相発生部は、該基準位相発生部が出
力する前記基本周波数（ｆｋ）の信号と外部より与えら
れる数値（ｋ）との２進加算を行い、指定された周波数
（ｆＲ）の正弦波を標本化パルスとして、前記２進加算
の結果を１サンプル遅延させ、前記基本周波数（ｆｋ）
の信号としてディジタル出力を行ない、 前記位相同期
部は、目的とする周波数帯で発振する前記電圧制御発振
器の出力周波数（ｆ０）を２進計数器により分周積算を
行い、この分周積算結果と前記基準位相発生部のディジ
タル出力との位相比較を２進値の数値差演算により行
い、この数値差演算した際のディジタル出力値の差を用
いて前記電圧制御発振器を制御すること特徴とする周波
数シンセサイザが得られる。
【００１６】また、本発明によれば、上述した周波数シ
ンセサイザにおいて、前記位相同期部は、２進値の数値
差演算により得た前記ディジタル出力値の差を用いて前
記電圧制御発振器を制御する際、このディジタル出力値
の差をアナログ信号に変換し平滑化して前記電圧制御発
振器を制御すること特徴とする周波数シンセサイザが得
られる。
ンセサイザにおいて、前記位相同期部は、２進値の数値
差演算により得た前記ディジタル出力値の差を用いて前
記電圧制御発振器を制御する際、このディジタル出力値
の差をアナログ信号に変換し平滑化して前記電圧制御発
振器を制御すること特徴とする周波数シンセサイザが得
られる。
【００１７】さらに本発明によれば、基本周波数（ｆ
ｋ）の信号を出力する基準位相発生器と、前記基本周波
数（ｆｋ）の信号を入力し、該基本周波数（ｆｋ）の信
号と外部へ出力する出力周波数（ｆ０）の信号との位相
比較を行なって電圧制御発振器を制御し、該電圧制御発
振器の出力に於いて目的とする出力周波数（ｆ０）の正
弦波を得る位相同期部とを備える周波数シンセサイザに
おいて、前記基準位相発生部は、一定周波数で指定され
た周波数（ｆＲ）の正弦波を出力する基準発振器と、該
基準発振器の出力を標本化パルスとして入力を１サンプ
ル遅延させ、前記位相同期部へ前記基本周波数（ｆｋ）
の信号としてディジタル出力する１サンプル遅延器と、
該１サンプル遅延器のディジタル出力と外部より与えら
れる数値（ｋ）との加算を行い、その加算値を前記１サ
ンプル遅延器の入力として前記１サンプル遅延器に与え
る第１の２進加算器とを有し、前記位相同期部は、目的
とする周波数帯で発振し、出力に於いて目的とする出力
周波数（ｆ０）の正弦波を得る電圧制御発振器と、この
電圧制御発振器の出力を受けて２進計数器により分周積
算を行ってディジタル出力を得る２進分周積算器と、該
２進分周積算器のディジタル出力と前記１サンプル遅延
器のディジタル出力との差を算出することにより位相比
較を行う第２の２進加算器と、該第２の２進加算器の出
力であるディジタル出力を受けこれをアナログ信号に変
換するＤ／Ａ変換器と、該Ｄ／Ａ変換器の出力を受け所
定の平滑化を行いその出力で前記電圧制御発振器を制御
するループフィルタとを有すること特徴とする周波数シ
ンセサイザが得られる。
ｋ）の信号を出力する基準位相発生器と、前記基本周波
数（ｆｋ）の信号を入力し、該基本周波数（ｆｋ）の信
号と外部へ出力する出力周波数（ｆ０）の信号との位相
比較を行なって電圧制御発振器を制御し、該電圧制御発
振器の出力に於いて目的とする出力周波数（ｆ０）の正
弦波を得る位相同期部とを備える周波数シンセサイザに
おいて、前記基準位相発生部は、一定周波数で指定され
た周波数（ｆＲ）の正弦波を出力する基準発振器と、該
基準発振器の出力を標本化パルスとして入力を１サンプ
ル遅延させ、前記位相同期部へ前記基本周波数（ｆｋ）
の信号としてディジタル出力する１サンプル遅延器と、
該１サンプル遅延器のディジタル出力と外部より与えら
れる数値（ｋ）との加算を行い、その加算値を前記１サ
ンプル遅延器の入力として前記１サンプル遅延器に与え
る第１の２進加算器とを有し、前記位相同期部は、目的
とする周波数帯で発振し、出力に於いて目的とする出力
周波数（ｆ０）の正弦波を得る電圧制御発振器と、この
電圧制御発振器の出力を受けて２進計数器により分周積
算を行ってディジタル出力を得る２進分周積算器と、該
２進分周積算器のディジタル出力と前記１サンプル遅延
器のディジタル出力との差を算出することにより位相比
較を行う第２の２進加算器と、該第２の２進加算器の出
力であるディジタル出力を受けこれをアナログ信号に変
換するＤ／Ａ変換器と、該Ｄ／Ａ変換器の出力を受け所
定の平滑化を行いその出力で前記電圧制御発振器を制御
するループフィルタとを有すること特徴とする周波数シ
ンセサイザが得られる。
【００１８】
【実施例】図１は本発明の一実施例である周波数シンセ
サイザの構成を示す図である。図において１は基準発振
器、２はＱビットの２進加算器、３は１サンプル遅延
器、４はＫビット２進加算器、５はＤ／Ａ変換器、６は
ループフィルタ、７は電圧制御発振器、８はＰ段の２進
分周積算器である。以上の内基準発振器１、２進加算器
２、１サンプル遅延器３は基準位相発生部Ａを形成し、
その他はル−プ形式の位相同期部Ｂを形成する。
サイザの構成を示す図である。図において１は基準発振
器、２はＱビットの２進加算器、３は１サンプル遅延
器、４はＫビット２進加算器、５はＤ／Ａ変換器、６は
ループフィルタ、７は電圧制御発振器、８はＰ段の２進
分周積算器である。以上の内基準発振器１、２進加算器
２、１サンプル遅延器３は基準位相発生部Ａを形成し、
その他はル−プ形式の位相同期部Ｂを形成する。
【００１９】まず基準発振器１の周波数をｆR （Hz）、
Ｑビットの２進加算器２に外から加える数値をｋとする
と、遅延器３の出力には基本周波数ｆk として数式４で
あらわされる数値系列が得られる。その上位Ｋビットを
見ると、最上位ビットの変化周波数はｆR （Hz）、第２
位ビットのときは２ｆR 、第３位ビットのときは４
ｆR 、第Ｋ位ビットのときは２K-1 ・ｆk なる変化速度
の２進数値系列となる。従ってこれは数式５で表わされ
る標本化周波数ｆs1なるサンプルパルスで標本化された
周波数ｆk なる信号を２進表示したものであることが分
る。これをＶk （ｔ）で表わす。
Ｑビットの２進加算器２に外から加える数値をｋとする
と、遅延器３の出力には基本周波数ｆk として数式４で
あらわされる数値系列が得られる。その上位Ｋビットを
見ると、最上位ビットの変化周波数はｆR （Hz）、第２
位ビットのときは２ｆR 、第３位ビットのときは４
ｆR 、第Ｋ位ビットのときは２K-1 ・ｆk なる変化速度
の２進数値系列となる。従ってこれは数式５で表わされ
る標本化周波数ｆs1なるサンプルパルスで標本化された
周波数ｆk なる信号を２進表示したものであることが分
る。これをＶk （ｔ）で表わす。
【００２０】
【数４】
【００２１】
【００２２】
【数５】
【００２３】
【００２４】次にＰ段の２進計数器である２進分周積算
器８の出力の上位Ｋビットで表わされる数値をＶ
P （ｔ）、また２進分周積算器８の入力を周波数ｆ０と
すると、Ｖｐ （ｔ）の最上位ビットの変化速度はｆ０
／２Ｐ、第２位ビットのときは２・（ｆ０／２Ｐ）、第
３位ビットのときは２２・（ｆ０ ／２Ｐ）、第Ｋ位ビ
ットのときは２Ｋ−１・（ｆ０ ／２Ｐ）として表わさ
れる。即ちＶＰ（ｔ）は下記の数式６で表わされるサン
プル周波数で標本化された２進系列となる事が分る。
器８の出力の上位Ｋビットで表わされる数値をＶ
P （ｔ）、また２進分周積算器８の入力を周波数ｆ０と
すると、Ｖｐ （ｔ）の最上位ビットの変化速度はｆ０
／２Ｐ、第２位ビットのときは２・（ｆ０／２Ｐ）、第
３位ビットのときは２２・（ｆ０ ／２Ｐ）、第Ｋ位ビ
ットのときは２Ｋ−１・（ｆ０ ／２Ｐ）として表わさ
れる。即ちＶＰ（ｔ）は下記の数式６で表わされるサン
プル周波数で標本化された２進系列となる事が分る。
【００２５】
【数６】
【００２６】
【００２７】２進加算器４はＫビットの減算即ちモジュ
ロ２K のモジュロ演算を行いその出力はＤ／Ａ変換器
５、ループフィルタ６を介して電圧制御発振器７を位相
制御する。位相同期状態に於ては、基本周波数ｆk は下
記の数式７で示すようになり、これより下記の数式８が
得られる。ここで下記の数式９となる様にＰ，Ｑ，ｆk
を設計すれば、周波数ステップΔｆは下記の数式１０の
ように表わされ、Δｆの周波数シンセサイザを実現する
事ができる。
ロ２K のモジュロ演算を行いその出力はＤ／Ａ変換器
５、ループフィルタ６を介して電圧制御発振器７を位相
制御する。位相同期状態に於ては、基本周波数ｆk は下
記の数式７で示すようになり、これより下記の数式８が
得られる。ここで下記の数式９となる様にＰ，Ｑ，ｆk
を設計すれば、周波数ステップΔｆは下記の数式１０の
ように表わされ、Δｆの周波数シンセサイザを実現する
事ができる。
【００２８】
【数７】
【００２９】
【００３０】
【数８】
【００３１】
【００３２】
【数９】
【００３３】
【００３４】
【数１０】
【００３５】
【００３６】上記において、ループ内サンプル周波数ｆ
s2は、数式６と数式７から下記の数式１１のように表わ
される。従来法との対比では、２P がほぼＮに等しくな
るようにＰに選べば、ｆk はほぼΔｆとなり、従来法に
比べて動作周波数を約２K-1 倍とする事ができる。即ち
本発明の周波数シンセサイザのループ内遅延は従来法に
比べて大幅１／２K-1 であり、ループの安定条件を満足
しかつ広帯域な周波数シンセサイザを構成できる。又数
式９に於てＱを大きくすることにより非常に小さなステ
ップの周波数シンセサイザも容易に実現できる。なお上
記の２進加算器２、１サンプル遅延器３、２進加算器
４、２進分周器８は構成が簡単な論理回路で構成され
る。
s2は、数式６と数式７から下記の数式１１のように表わ
される。従来法との対比では、２P がほぼＮに等しくな
るようにＰに選べば、ｆk はほぼΔｆとなり、従来法に
比べて動作周波数を約２K-1 倍とする事ができる。即ち
本発明の周波数シンセサイザのループ内遅延は従来法に
比べて大幅１／２K-1 であり、ループの安定条件を満足
しかつ広帯域な周波数シンセサイザを構成できる。又数
式９に於てＱを大きくすることにより非常に小さなステ
ップの周波数シンセサイザも容易に実現できる。なお上
記の２進加算器２、１サンプル遅延器３、２進加算器
４、２進分周器８は構成が簡単な論理回路で構成され
る。
【００３７】
【数１１】
【００３８】
【００３９】
【発明の効果】本発明により、(1) 小さな周波数ステッ
プに対しても充分広帯域な位相同期ループを構成する事
により、位相雑音の少い周波数シンセサイザを実現で
き、(2)電圧制御発振器とループフィルタ、Ｄ／Ａ変換
器以外はすべてディジタル回路であり、正確で且つＬＳ
Ｉ化により小型化が容易であり、(3) Ｑを大きくする事
により非常に微小ステップの周波数シンセサイザを容易
に実現でき、(4) 通常の広帯域電圧制御発振器を用いて
微小ステップの周波数シンセサイザの実現が可能であ
り、安価で高安定な移動体通信機が実現できる。
プに対しても充分広帯域な位相同期ループを構成する事
により、位相雑音の少い周波数シンセサイザを実現で
き、(2)電圧制御発振器とループフィルタ、Ｄ／Ａ変換
器以外はすべてディジタル回路であり、正確で且つＬＳ
Ｉ化により小型化が容易であり、(3) Ｑを大きくする事
により非常に微小ステップの周波数シンセサイザを容易
に実現でき、(4) 通常の広帯域電圧制御発振器を用いて
微小ステップの周波数シンセサイザの実現が可能であ
り、安価で高安定な移動体通信機が実現できる。
【図１】本発明の１実施例である周波数シンセサイザの
構成を示す図である。
構成を示す図である。
【図２】従来の周波数シンセサイザの構成の１例を示す
図である。
図である。
１ 基準発振器 ２ ２進加算器 ３ １サンプル遅延器 ４ ２進加算器 ５ Ｄ／Ａ変換器 ６ ループフィルタ ７ 電圧制御発振器 ８ ２進分周積算器 １１ 分周器 １２ 位相比較器 １３ ループフィルタ １４ プログラマブル分周器 Ａ 基準位相発生部 Ｂ 位相同期部
Claims (3)
- 【請求項１】 基本周波数（ｆｋ）の信号を出力する基
準位相発生器と、前記基本周波数（ｆｋ）の信号を基準
として外部へ出力する出力周波数（ｆ０）の位相誤差の
検出を行い、前記位相誤差に基づいて電圧制御発振器を
制御し、該電圧制御発振器の出力に於いて目的とする出
力周波数（ｆ０）の正弦波を得る位相同期部とを備える
周波数シンセサイザにおいて、前記基準位相発生部は、該基準位相発生部が出力する前
記基本周波数（ｆｋ）の信号と外部より与えられる数値
（ｋ）との２進加算を行い、指定された周波数（ｆＲ）
の正弦波を標本化パルスとして、前記２進加算の結果を
１サンプル遅延させ、前記基本周波数（ｆｋ）の信号と
してディジタル出力を行ない、 前記位相同期部は、目的とする周波数帯で発振する前記
電圧制御発振器の出力周波数（ｆ０）を２進計数器によ
り分周積算を行い、この分周積算結果と前記基準位相発
生部のディジタル出力との位相比較を２進値の数値差演
算により行い、この数値差演算した際のディジタル出力
値の差を用いて前記電圧制御発振器を制御すること特徴
とする周波数シンセサイザ。 - 【請求項２】 請求項１において、前記位相同期部は、
２進値の数値差演算により得た前記ディジタル出力値の
差を用いて前記電圧制御発振器を制御する際、このディ
ジタル出力値の差をアナログ信号に変換し平滑化して前
記電圧制御発振器を制御すること特徴とする周波数シン
セサイザ。 - 【請求項３】 基本周波数（ｆｋ）の信号を出力する基
準位相発生器と、前記基本周波数（ｆｋ）の信号を入力
し、該基本周波数（ｆｋ）の信号と外部へ出力する出力
周波数（ｆ０）の信号との位相比較を行なって電圧制御
発振器を制御し、該電圧制御発振器の出力に於いて目的
とする出力周波数（ｆ０）の正弦波を得る位相同期部と
を備える周波数シンセサイザにおいて、 前記基準位相発生部は、 一定周波数で指定された周波数
（ｆＲ）の正弦波を出力する基準発振器と、該基準発振
器の出力を標本化パルスとして入力を１サンプル遅延さ
せ、前記位相同期部へ前記基本周波数（ｆｋ）の信号と
してディジタル出力する１サンプル遅延器と、該１サン
プル遅延器のディジタル出力と外部より与えられる数値
（ｋ）との加算を行い、その加算値を前記１サンプル遅
延器の入力として前記１サンプル遅延器に与える第１の
２進加算器とを有し、前記位相同期部は、 目的とする周波数帯で発振し、出力
に於いて目的とする出力周波数（ｆ０）の正弦波を得る
電圧制御発振器と、この電圧制御発振器の出力を受けて
２進計数器により分周積算を行ってディジタル出力を得
る２進分周積算器と、該２進分周積算器のディジタル出
力と前記１サンプル遅延器のディジタル出力との差を算
出することにより位相比較を行う第２の２進加算器と、
該第２の２進加算器の出力であるディジタル出力を受け
これをアナログ信号に変換するＤ／Ａ変換器と、該Ｄ／
Ａ変換器の出力を受け所定の平滑化を行いその出力で前
記電圧制御発振器を制御するループフィルタとを有する
こと特徴とする周波数シンセサイザ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082697A JP3013859B2 (ja) | 1991-04-15 | 1991-04-15 | 周波数シンセサイザ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3082697A JP3013859B2 (ja) | 1991-04-15 | 1991-04-15 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04315317A JPH04315317A (ja) | 1992-11-06 |
| JP3013859B2 true JP3013859B2 (ja) | 2000-02-28 |
Family
ID=13781605
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3082697A Expired - Fee Related JP3013859B2 (ja) | 1991-04-15 | 1991-04-15 | 周波数シンセサイザ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3013859B2 (ja) |
-
1991
- 1991-04-15 JP JP3082697A patent/JP3013859B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04315317A (ja) | 1992-11-06 |
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