JPH0215094B2 - - Google Patents
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- Publication number
- JPH0215094B2 JPH0215094B2 JP56110859A JP11085981A JPH0215094B2 JP H0215094 B2 JPH0215094 B2 JP H0215094B2 JP 56110859 A JP56110859 A JP 56110859A JP 11085981 A JP11085981 A JP 11085981A JP H0215094 B2 JPH0215094 B2 JP H0215094B2
- Authority
- JP
- Japan
- Prior art keywords
- processor
- slave
- slave processor
- main
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 5
- 230000004913 activation Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】
本発明は、マルチプロセツサ装置の制御方式、
特にデータ処理装置の分散処理におけるマルチプ
ロセツサ装置の制御方式に関するものである。
特にデータ処理装置の分散処理におけるマルチプ
ロセツサ装置の制御方式に関するものである。
従来、複数のプロセツサを用いるマルチプロセ
ツサ装置は、第１図々示の如く、主プロセツサ１
のバスライン５に対して共通メモリ３とその制御
回路２を具備した従プロセツサ４を結合する方式
や、複数のプロセツサがバスラインをタイムシエ
アリングによつて共通に使用して結合する方式等
が採用されている。
ツサ装置は、第１図々示の如く、主プロセツサ１
のバスライン５に対して共通メモリ３とその制御
回路２を具備した従プロセツサ４を結合する方式
や、複数のプロセツサがバスラインをタイムシエ
アリングによつて共通に使用して結合する方式等
が採用されている。
しかしながら前者の方式にあつては、お互の動
作に対して干渉し合わないため、動作に制約がな
い利点を有するが、共通メモリとその制御回路と
をハード的に具備すること、及び入出力命令によ
つてリンクするためソフト上複雑となる欠点があ
る。
作に対して干渉し合わないため、動作に制約がな
い利点を有するが、共通メモリとその制御回路と
をハード的に具備すること、及び入出力命令によ
つてリンクするためソフト上複雑となる欠点があ
る。
一方、後者のタイムシエアリング方式は、複雑
な制御回路が必要となり、スピードの異なる複数
のプロセツサの結合が難かしい等の欠点を有して
いる。
な制御回路が必要となり、スピードの異なる複数
のプロセツサの結合が難かしい等の欠点を有して
いる。
即ち、両者とも複数のマイクロプロセツサが共
用するメモリやバスに対して同一権利を持たすシ
ステム用としてつくられており、これを処理する
ハードウエアやソフトウエアが難かしくなつてい
るということである。
用するメモリやバスに対して同一権利を持たすシ
ステム用としてつくられており、これを処理する
ハードウエアやソフトウエアが難かしくなつてい
るということである。
本発明は上記欠点を解決することを目的として
なされたものであり、１つの主なるマイクロプロ
セツサとこれに接続される従なる複数のマイクロ
プロセツサとの間のデータ転送をより効率的に行
なえるマルチプロセツサ装置の制御方式に関する
ものである。
なされたものであり、１つの主なるマイクロプロ
セツサとこれに接続される従なる複数のマイクロ
プロセツサとの間のデータ転送をより効率的に行
なえるマルチプロセツサ装置の制御方式に関する
ものである。
以下図面を参照しつつ実施例を説明する。第２
図は本発明によるマルチプロセツサ装置の制御方
式を説明するための一実施例のブロツク図、第３
図は制御回路の一実施例構成図である。
図は本発明によるマルチプロセツサ装置の制御方
式を説明するための一実施例のブロツク図、第３
図は制御回路の一実施例構成図である。
第２図において、６は制御回路で主バスライン
１５を介して主プロセツサ１、メモリ及びI/0に
接続され、更に従バスライン１６を介して従プロ
セツサ４に接続される。そして従プロセツサ４の
内部にはマイクロプロセツサ（MPU）４−１と、
メモリ４−２とがあり、これらは内部バス１６−
１に夫々接続される。
１５を介して主プロセツサ１、メモリ及びI/0に
接続され、更に従バスライン１６を介して従プロ
セツサ４に接続される。そして従プロセツサ４の
内部にはマイクロプロセツサ（MPU）４−１と、
メモリ４−２とがあり、これらは内部バス１６−
１に夫々接続される。
ここで従プロセツサ４は、主プロセツサ１より
制御回路６を介して起動されると、処理を開始
し、処理完了後は停止するよう構成されている。
したがつて主プロセツサ１は前記従プロセツサ４
の停止期間中、制御回路６を介して従プロセツサ
４のメモリをアクセスすることが可能となり、主
プロセツサ１と従プロセツサ４との間でデータ授
受を行なうことができる。そして各従プロセツサ
に対応して制御回路は夫々もうけられる。
制御回路６を介して起動されると、処理を開始
し、処理完了後は停止するよう構成されている。
したがつて主プロセツサ１は前記従プロセツサ４
の停止期間中、制御回路６を介して従プロセツサ
４のメモリをアクセスすることが可能となり、主
プロセツサ１と従プロセツサ４との間でデータ授
受を行なうことができる。そして各従プロセツサ
に対応して制御回路は夫々もうけられる。
第３図によつて制御回路を説明する。FFはフ
リツプ・フロツプ回路であつて論理素子７，８か
らなつている。９はNOT回路、１０はバス切換
回路、１１は主プロセツサ１からの起動要求信
号、１２は従プロセツサに対する起動信号、１３
は従プロセツサの停止信号、１４は従プロセツサ
の停止信号であつて主プロセツサが受けるもの、
１５は主バスライン、１６は従バスラインであ
る。
リツプ・フロツプ回路であつて論理素子７，８か
らなつている。９はNOT回路、１０はバス切換
回路、１１は主プロセツサ１からの起動要求信
号、１２は従プロセツサに対する起動信号、１３
は従プロセツサの停止信号、１４は従プロセツサ
の停止信号であつて主プロセツサが受けるもの、
１５は主バスライン、１６は従バスラインであ
る。
今、従プロセツサ４を起動するに際しては、従
プロセツサ４が停止していることを示す信号１４
を主プロセツサ１が確認し、これが停止していれ
ば停止信号１３によつてバス切換器１０を作動さ
せ、主バスライン１５を従バスライン１６に接続
する。この場合、停止中の従プロセツサ４は従バ
スライン１６に対して高インピーダンスとなつて
おり、したがつて主プロセツサ１より従プロセツ
サ４のメモリがアクセス可能となつて必要な処理
データを従プロセツサ４のメモリに格納し、主プ
ロセツサ１から従プロセツサ４に対して起動要求
信号１１が出力される。これによつてフリツプ・
フロツプ回路FFがセツトされ、従プロセツサ４
の起動信号１２が発生され、従プロセツサ４が起
動されると共に、停止信号１３が無効とされる。
プロセツサ４が停止していることを示す信号１４
を主プロセツサ１が確認し、これが停止していれ
ば停止信号１３によつてバス切換器１０を作動さ
せ、主バスライン１５を従バスライン１６に接続
する。この場合、停止中の従プロセツサ４は従バ
スライン１６に対して高インピーダンスとなつて
おり、したがつて主プロセツサ１より従プロセツ
サ４のメモリがアクセス可能となつて必要な処理
データを従プロセツサ４のメモリに格納し、主プ
ロセツサ１から従プロセツサ４に対して起動要求
信号１１が出力される。これによつてフリツプ・
フロツプ回路FFがセツトされ、従プロセツサ４
の起動信号１２が発生され、従プロセツサ４が起
動されると共に、停止信号１３が無効とされる。
そこでバス切換器１０は主バスライン１５、従
バスライン１６を切り離し、フリツプ・フロツプ
回路FFがリセツトされ、従プロセツサの起動信
号が無効とされる。
バスライン１６を切り離し、フリツプ・フロツプ
回路FFがリセツトされ、従プロセツサの起動信
号が無効とされる。
そこで従プロセツサ４が起動されると、主プロ
セツサ１からのデータに応じて処理が行なわれ、
処理が完了すると自分自身で停止し、停止信号１
３を発生する。そこで主プロセツサ１は従プロセ
ツサ４からの停止信号１４を認識するまでは別の
処理を行なうことができ、従プロセツサ４が停止
すると、前記従プロセツサ４のメモリから処理結
果を取り出し、次の処理を行なわせることができ
る。
セツサ１からのデータに応じて処理が行なわれ、
処理が完了すると自分自身で停止し、停止信号１
３を発生する。そこで主プロセツサ１は従プロセ
ツサ４からの停止信号１４を認識するまでは別の
処理を行なうことができ、従プロセツサ４が停止
すると、前記従プロセツサ４のメモリから処理結
果を取り出し、次の処理を行なわせることができ
る。
したがつて従プロセツサが常時処理を実行し続
ける必要のないシステムにおいて特に有効である
ことがわかる。なんとなれば従プロセツサは処理
終了後、自動的に停止して内部バスを主プロセツ
サに開放し、従プロセツサ内のメモリを主プロセ
ツサ側からアクセス可能としているために、従来
共通メモリ方式で必要とした共通メモリ制御回路
及び共通メモリが不要となつてハードウエア構成
が簡単になるからであり、更に従プロセツサのソ
フトウエアに対しては、主プロセツサが直接従プ
ロセツサ内のメモリをアクセスするため、これら
データ授受のための特殊なソフトウエアを追加す
る必要がないためでもある。
ける必要のないシステムにおいて特に有効である
ことがわかる。なんとなれば従プロセツサは処理
終了後、自動的に停止して内部バスを主プロセツ
サに開放し、従プロセツサ内のメモリを主プロセ
ツサ側からアクセス可能としているために、従来
共通メモリ方式で必要とした共通メモリ制御回路
及び共通メモリが不要となつてハードウエア構成
が簡単になるからであり、更に従プロセツサのソ
フトウエアに対しては、主プロセツサが直接従プ
ロセツサ内のメモリをアクセスするため、これら
データ授受のための特殊なソフトウエアを追加す
る必要がないためでもある。
以上説明した如く、本発明によれば１つの主プ
ロセツサと複数の従プロセツサとによるマルチプ
ロセツサの制御方式において、従プロセツサの停
止中に、主プロセツサ側から従プロセツサのメモ
リをアクセスし得る制御回路をもうける構成とし
たため、簡単な制御回路の付加のみで処理能力に
応じた従プロセツサの数を増すことができ、プロ
セツサの処理スピードが異なる場合等に利点があ
る。又プロセツサの割込み機能を利用すれば、更
に有効であることは勿論のこと、プロセツサ間の
データ授受における制御時間が短縮でき、分散処
理能力をより向上できる。
ロセツサと複数の従プロセツサとによるマルチプ
ロセツサの制御方式において、従プロセツサの停
止中に、主プロセツサ側から従プロセツサのメモ
リをアクセスし得る制御回路をもうける構成とし
たため、簡単な制御回路の付加のみで処理能力に
応じた従プロセツサの数を増すことができ、プロ
セツサの処理スピードが異なる場合等に利点があ
る。又プロセツサの割込み機能を利用すれば、更
に有効であることは勿論のこと、プロセツサ間の
データ授受における制御時間が短縮でき、分散処
理能力をより向上できる。
第１図は従来のマルチプロセツサ装置を示すブ
ロツク図、第２図は本発明によるマルチプロセツ
サ装置の制御方式を示す一実施例ブロツク図、第
３図は制御回路の一実施例構成図である。 １…主プロセツサ（CPU）、２…共通メモリ制
御回路（CNT）、３…共通メモリ（CM）、４…
従プロセツサ（CPU）、５…主バスライン、６…
制御回路（IF）、７，８…NAND回路、９…
NOT回路、１０…バス切換器、１１…従プロセ
ツサの起動要求信号、１２…従プロセツサ起動信
号、１３…従プロセツサ停止信号、１４…従プロ
セツサ停止中信号、１５…主バスライン、１６…
従バスライン、FF…フリツプ・フロツプ回路。
ロツク図、第２図は本発明によるマルチプロセツ
サ装置の制御方式を示す一実施例ブロツク図、第
３図は制御回路の一実施例構成図である。 １…主プロセツサ（CPU）、２…共通メモリ制
御回路（CNT）、３…共通メモリ（CM）、４…
従プロセツサ（CPU）、５…主バスライン、６…
制御回路（IF）、７，８…NAND回路、９…
NOT回路、１０…バス切換器、１１…従プロセ
ツサの起動要求信号、１２…従プロセツサ起動信
号、１３…従プロセツサ停止信号、１４…従プロ
セツサ停止中信号、１５…主バスライン、１６…
従バスライン、FF…フリツプ・フロツプ回路。
Claims (1)
- １ 主プロセツサと複数の従プロセツサとの間で
データバスを介して相互にデータ転送し合うマル
チプロセツサ装置の制御方式において、各従プロ
セツサに夫々制御装置をもうけ、前記従プロセツ
サの停止期間中に、主プロセツサから従プロセツ
サのメモリをアクセス可能にすることにより、従
プロセツサのメモリを介して各プロセツサ間のデ
ータ授受を行なうことを特徴とするマルチプロセ
ツサ装置の制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110859A JPS5814266A (ja) | 1981-07-17 | 1981-07-17 | マルチプロセツサ装置の制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56110859A JPS5814266A (ja) | 1981-07-17 | 1981-07-17 | マルチプロセツサ装置の制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5814266A JPS5814266A (ja) | 1983-01-27 |
| JPH0215094B2 true JPH0215094B2 (ja) | 1990-04-11 |
Family
ID=14546475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56110859A Granted JPS5814266A (ja) | 1981-07-17 | 1981-07-17 | マルチプロセツサ装置の制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814266A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666593U (ja) * | 1993-03-02 | 1994-09-20 | 積水樹脂株式会社 | 物干しハンガー |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04294440A (ja) * | 1991-03-22 | 1992-10-19 | Koufu Nippon Denki Kk | プロセッサ間データ転送システム |
-
1981
- 1981-07-17 JP JP56110859A patent/JPS5814266A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0666593U (ja) * | 1993-03-02 | 1994-09-20 | 積水樹脂株式会社 | 物干しハンガー |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5814266A (ja) | 1983-01-27 |
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