JPH06208542A - バス争奪方式 - Google Patents

Abstract

(57)【要約】 【目的】マスター側プロセッサ及びスレーブ側の各プロ
セッサが連続してバスリクエストを発生したとき、互い
にバス使用権を譲り合うことを特徴とする。 【構成】自プロセッサのバスリクエストを保持するマス
ター側及びスレーブ側の回路Ａ（Ｆ１，Ｏ２）と、上記
保持されたバスリクエストを受けて相手プロセッサにバ
ス使用中を示す信号を出力するマスター側及びスレーブ
側の回路Ｂ（Ｆ２，Ｏ３）と、上記各プロセッサでバス
リクエストが発生したとき、上記回路Ｂの動作を無効に
するスレーブ側の回路Ｃ（Ａ１，Ｏ１，Ｉ１，Ａ３）
と、自プロセッサがバス使用中に相手プロセッサがバス
リクエストを発生したとき、次のバスサイクルから、相
手プロセッサがバス使用中を示す信号を発生するまで自
プロセッサのバスリクエストの発生を抑止するマスター
側及びスレーブ側の回路Ｄ（Ａ４，Ａ５，Ａ６，Ｏ４，
Ｉ２，Ｆ３）とを具備してなることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マスター側及びスレー
ブ側の各プロセッサと主記憶とが相互にバス接続される
計算機システムのプロセッサ間に於けるバス使用権獲得
のための排他制御機構に特徴をもつバス争奪方式に関す
る。

【０００２】

【従来の技術】従来、電子計算機システムに於いて、１
つのバスを２つのＣＰＵで使用するときに、ＣＰＵ間で
排他制御を行なわせ、いずれのＣＰＵがバス使用権を獲
得するかを決定するバス争奪方式を実現する際、図３に
示すような排他制御回路を使用している。

【０００３】図３に於いて、Ａ１は、相手ＣＰＵからの
バス使用要求信号１０１と、自ＣＰＵがマスターＣＰＵ
であるかスレーブＣＰＵであるかを示す信号（マスター
側＝“LOW ”スレーブ側＝“HIGH”）１０２と、自ＣＰ
Ｕのバス使用要求信号１０５とを受けて、マスター側と
スレーブ側の各ＣＰＵ間でバス使用要求が競合したとき
に、優先順位を制御するアンドゲートである。

【０００４】Ｏ１は上記アンドゲートＡ１の出力と相手
ＣＰＵがバス使用中であることを示す信号１０３とを受
けるオアゲートであり、相手ＣＰＵ（マスター側ＣＰ
Ｕ）がバス使用中であるとき、又はスレーブ側に於いて
スレーブ側のＣＰＵがバス使用中に相手プロセッサがバ
スリクエストを発生したときアクティブ（“HIGH”）に
なる信号１０９を出力する。

【０００５】Ｉ１はこのオアゲートＯ１の出力信号１０
９を反転して、相手ＣＰＵがバス使用中であるとき（信
号１０３が“HIGH”であるとき）、又は２つのＣＰＵ間
でバス使用要求が競合し、そのＣＰＵがスレーブ側であ
るとき（アンドゲートＡ１の出力が“HIGH”であると
き）に、バス使用要求（バスリクエスト）の出力を抑止
するためのゲート信号を生成するインバータである。Ａ
２は上記オアゲートＯ１の出力信号１０９がアクティブ
（“HIGH”）になったときに自ＣＰＵのバス使用要求信
号１０５を出力するアンドゲートである。

【０００６】Ｏ２はこのアンドゲートＡ２の出力と自Ｃ
ＰＵのリクエスト元信号１０４とを受けるオアゲートで
あり、自ＣＰＵのバス使用要求信号１０５を保持してお
くときにアクティブ（“HIGH”）になる信号を出力す
る。

【０００７】Ｆ１はこのオアゲートＯ２の出力信号を保
持するフリップフロップであり、自ＣＰＵのバスリクエ
ストをバス上に出力する前のリクエスト元信号１０４を
保持する。

【０００８】Ａ３は上記フリップフロップＦ１より出力
される自ＣＰＵのバス使用要求信号１０５を上記インバ
ータＩ１の出力信号に従い出力制御するアンドゲートで
あり、上記インバータＩ１の出力信号が“LOW ”である
とき（即ちオアゲートＯ１の出力信号１０９が“HIGH”
であるとき）自ＣＰＵのバス使用要求信号１０５の出力
を抑止する。

【０００９】Ｆ２はこのアンドゲートＡ３より出力され
る自ＣＰＵのバス使用要求信号１０５を受けて主記憶ア
クセスのためのバスリクエスト信号１０６をバス上へ送
出するフリップフロップであり、このリクエストは、１
コマンドが複数バスサイクルを必要とするときであって
もバスを使用する最初のサイクルに出力される。

【００１０】Ｏ３はバスを使用する最初のサイクルに出
力されるバスリクエスト信号１０６と２サイクル以降か
らバス使用終了までアクティブとするためのホールド信
号１０８とを受けて、相手ＣＰＵに現在バス使用中を通
知する信号１０７を送出するオアゲートである。尚、ホ
ールド信号１０８を送出するときのリクエスト元信号１
０４の入力タイミングは、ホールド信号が落ちる２サイ
クル前であり、バスリクエスト信号１０６とホールド信
号１０８が同時に出ないようになっている。

【００１１】又、１０１は相手ＣＰＵのバス用要求信
号、１０２は自ＣＰＵがマスターＣＰＵかスレーブＣＰ
Ｕかを示す信号（マスター側＝“LOW ”，スレーブ側＝
“HIGH”）、１０３は相手ＣＰＵがバス使用中であるこ
とを示す信号、１０４は自ＣＰＵのリクエスト元信号、
１０５は自ＣＰＵのバス使用要求信号、１０６は主記憶
アクセスのために送出されるバスリクエスト信号、１０
７は自ＣＰＵがバス使用中であることを示す信号、１０
８はバスリクエスト信号１０６送出後のデータ送出中
（バス使用中）を示す信号である。１０９はオアゲート
Ｏ１の出力信号であり、自ＣＰＵのバスリクエスト信号
１０６の出力をインバータＩ１で抑止するためのゲート
信号であるとともに、自ＣＰＵのバス使用要求信号１０
５を保持するためにアンドゲートＡ２をアクティブにす
るためのゲート信号である。

【００１２】尚、自ＣＰＵのリクエスト元信号１０４の
出力条件は次のようになる。即ち、この信号１０４が
“HIGH”になったとき、フリップフロップＦ１に自ＣＰ
Ｕのバス使用要求信号１０５が保持されていれば、この
信号１０４は“HIGH”を保持し続け、上記信号１０４が
フリップフロップＦ１にセットされると同時に“LOW ”
になる。但し、次のリクエストがあるときは、信号１０
４がフリップフロップＦ１にセットされると同時に、次
のリクエストで信号１０４が“HIGH”になる。又、２Ｃ
ＰＵ間に於ける各排他制御回路の接続は、自ＣＰＵの出
力１１１，１０７が、それぞれ相手ＣＰＵの入力１０
１，１０３となる。以下に、図３の動作を説明する。 （動作１）

【００１３】ここでは、フリップフロップＦ１，Ｆ２に
何れも有意（“HIGH”）の信号がセットされていない状
態で、相手ＣＰＵがバスを使用していないとき（信号１
０１，１０３が“LOW ”、即ち信号１０９が“LOW ”）
のメモリリクエストについてその動作を説明する。

【００１４】この状態下に於いては、自ＣＰＵのリクエ
スト元信号１０４が発生すると、そのリクエスト元信号
１０４が、オアゲートＯ２、及びフリップフロップＦ１
を介し、自ＣＰＵのバス使用要求信号１０５として、相
手ＣＰＵに送出される。

【００１５】次のサイクルでは、自ＣＰＵのバス使用要
求信号１０５がアンドゲートＡ３、及びフリップフロッ
プＦ２を介し、主記憶アクセスのためのバスリクエスト
信号１０６として出力されるとともに、オアゲートＯ３
を介し、バス使用中であることを示す信号１０７として
相手ＣＰＵに送出され、相手ＣＰＵに対してバス使用中
であることが知らされる。

【００１６】又、バスリクエスト信号１０６の送出直
後、連続してバスを使用するときは、バス使用中を示す
ホールド信号１０８が立ち（“HIGH”）、オアゲートＯ
３を介して相手ＣＰＵにバス使用中であることが知らさ
れる。 （動作２）

【００１７】次に、フリップフロップＦ１，Ｆ２に何れ
も有意（“HIGH”）の信号がセットされていない状態
で、２つのＣＰＵに同時に１回だけバスリクエスト（リ
クエスト元信号１０４）が来た場合の動作を説明する。

【００１８】この際は、２つのＣＰＵ側でそれぞれ、ア
ンドゲートＡ２、オアゲートＯ２を介してフリップフロ
ップＦ１をセットし、バス使用要求信号１０５を出力で
きる。ここから、マスターＣＰＵとスレーブＣＰＵでは
動作が違うので、それぞれ動作を分けて説明する。

【００１９】マスターＣＰＵ側の排他制御回路には、ア
ンドゲートＡ１に常時“LOW ”レベルの信号１０２が供
給され、スレーブＣＰＵ側の排他制御回路には、アンド
ゲートＡ１に常時“HIGH”レベルの信号１０２が供給さ
れる。

【００２０】マスターＣＰＵ（信号１０２が“LOW ”）
では、信号１０９が“LOW ”であることから、アンドゲ
ートＡ１が開制御され、そのままバスリクエスト信号１
０６を出力できる。即ち優先的にバスを使用することが
できる。

【００２１】スレーブＣＰＵ（信号１０２が“HIGH”）
では、上記条件下で信号１０９が“HIGH”になり、この
信号１０９により、インバータＩ１の出力（“LOW ”）
により、アンドゲートＡ３が閉じて、フリップフロップ
Ｆ２のセットを抑止し、バスリクエスト信号１０６の出
力が禁止される。この際は、アンドゲートＡ２、オアゲ
ートＯ２を通してフリップフロップＦ１がバス使用要求
信号１０５を保持し続ける。その次のサイクル以降、マ
スターＣＰＵのバス使用中信号１０３を受けて上記信号
１０９をアクティブ（“HIGH”）にし、上記したバス使
用要求信号１０５の保持とバスリクエスト信号１０６の
抑止の各動作を行なう。相手ＣＰＵ（マスターＣＰＵ）
がバスを使用しなくなったとき（信号１０１，１０３が
“LOW ”）、バスリクエスト信号１０６を出力できる。 （動作３）

【００２２】次に、フリップフロップＦ１，Ｆ２に何れ
も有意（“HIGH”）の信号がセットされていない状態
で、２つのＣＰＵとも連続したリクエストを出したい場
合、上記動作２と同じ動作の連続でマスターＣＰＵがバ
スリクエストを連続して出力でき、その間、スレーブＣ
ＰＵはバス使用を待たされ続ける。

【００２３】

【発明が解決しようとする課題】上記したように、２つ
のＣＰＵが同時にバス使用要求を出力した場合、マスタ
ーＣＰＵのバス使用を優先するため、マスターＣＰＵが
連続してバスリクエストを出力する場合、スレーブＣＰ
ＵはマスターＣＰＵのリクエストが全部終了するまで待
たされることになるという問題があった。

【００２４】この発明は、上記従来技術の問題点を解消
するため、マスター側ＣＰＵのメモリリクエストが連続
して発生するような場合、スレーブ側ＣＰＵのバスリク
エストが待たされ続けるのではなく、交互にバス使用権
が移るバス制御を可能にしたバス争奪方式を提供するこ
とを目的とする。

【００２５】

【課題を解決するための手段】本発明は、図１に示すよ
うに、上記図３の排他制御回路に、自ＣＰＵのバスリク
エスト出力時に相手ＣＰＵのバス使用要求信号があった
場合、自ＣＰＵのバス使用要求を待たせる制御を実現す
るフリップフロップと、そのフリップフロップＦ３を制
御するためのアンドゲートＡ４，Ａ５、オアゲートＯ
４、インバータＩ２、及びバス使用要求を制御するアン
ドゲートＡ６等の論理回路を設けた構成として、２つの
ＣＰＵで連続したバスアクセスが発生した場合に、バス
使用権が２つのＣＰＵ間を交互に移る機能を実現する。

【００２６】

【作用】上記構成に於いて、２つのＣＰＵで連続したバ
スアクセスが発生したとき、上記フリップフロップＦ
３、アンドゲートＡ４，Ａ５，Ａ６、オアゲートＯ４、
インバータＩ２等の追加論理回路によって、次のバスサ
イクルから、相手プロセッサがバス使用中を示す信号を
発生するまで自ＣＰＵのバスリクエストの発生を抑止し
て、互いにバス使用権を譲り合い、バス使用権が２つの
ＣＰＵ間を交互に移る。これにより、マスター側及びス
レーブ側の各ＣＰＵが連続してバスリクエストを発生し
たとき、各ＣＰＵが互いにバス使用権を譲り合い、マス
ター側ＣＰＵの連続するバスアクセスが終了するまで、
スレーブ側ＣＰＵのバスアクセスが待たされ続けるとい
う複合処理上の不都合な偏りがなくなり、２つのＣＰＵ
による複合処理が効率良く実行できる。

【００２７】

【実施例】以下図面を参照して本発明の一実施例を説明
する。図１は本発明の一実施例に於ける排他制御回路の
構成を示す図である。図１に於いて、図３と同一部分に
は同一符号を付し、その説明を省略する。

【００２８】この実施例では、図３に示す回路構成に加
えて、アンドゲートＡ４〜Ａ６、オアゲートＯ４、イン
バータＩ２、フリップフロップＦ３を設けている。尚、
ここではオアゲートＯ１が３入力となっている。

【００２９】アンドゲートＡ１は２つのＣＰＵ間でバス
使用要求（相手ＣＰＵのバス使用要求信号１０１，１１
１）が競合したときに、優先順位（優先順位の低いスレ
ーブ側ＣＰＵは信号１０２が“HIGH”）を出力する。

【００３０】オアゲートＯ１は相手ＣＰＵがバス使用中
（信号１０３が“HIGH”）か、又は２つのＣＰＵ間でバ
ス使用要求が競合し、そのＣＰＵがスレーブ側であった
とき（アンドゲートＡ１がアクティブ（＝“HIGH”））
か、又は相手ＣＰＵの待ちバスリクエストが存在する場
合に、バスリクエストがバス上に出ないように抑止し、
かつバスリクエストがバス上に出る一つ前の状態（信号
１０５）を保持するための信号１０９を出力する。フリ
ップフロップＦ１は、バスリクエストがバス上に出る一
つ前の信号であり、相手ＣＰＵに出力する自ＣＰＵのバ
ス使用要求の元信号１０５を出力する。

【００３１】アンドゲートＡ４は、自ＣＰＵがバス使用
中（１１０＝１０７が“HIGH”）に、相手のバス使用要
求があったときにアクティブになる信号を出力する。相
手ＣＰＵの待ちバス使用要求の存在を示す。

【００３２】オアゲートＯ４は、自ＣＰＵのバス使用中
に相手ＣＰＵのバス使用要求があってから、相手ＣＰＵ
がそのバスリクエストをバス上に出力するまでの間、ア
クティブになる信号を出力する。

【００３３】フリップフロップＦ３は、自ＣＰＵが使用
中に受けた相手ＣＰＵのバス使用要求を保持し、その要
求を保持している間、自ＣＰＵのバス使用要求の出力を
抑止するために働く信号を出力する。

【００３４】インバータＩ２は、相手ＣＰＵからのバス
使用要求をフリップフロップＦ３で保持していて、相手
ＣＰＵがバス使用権を得たとき（信号１０３がアクティ
ブ（＝“HIGH”）となったとき）に、バス使用要求の保
持を取り止める制御信号を出力する。アンドゲートＡ５
は、相手ＣＰＵの待ちバス使用要求（フリップフロップ
Ｆ３の出力）を抑止するときに、インアクティブになる
信号を出力する。

【００３５】アンドゲートＡ６は、相手ＣＰＵに対して
バス使用要求を出力する。但し、相手ＣＰＵの待ちバス
使用要求を保持していた場合、自ＣＰＵのバス使用要求
の出力を抑えるように働く。

【００３６】図２は上記実施例の動作を説明するための
タイムチャートであり、ここではマスターＣＰＵとスレ
ーブＣＰＵがそれぞれ連続してバスリクエストを出した
場合のマスターＣＰＵ及びスレーブＣＰＵの各部動作状
態を示している。図２（ａ）はスレーブＣＰＵの各部動
作状態を示し、図２（ｂ）はマスターＣＰＵの各部動作
状態を示している。尚、図中の符号１０１〜１１１は図
１に示す各信号１０１〜１１１に相当する。ここで図１
及び図２を参照して本発明の一実施例に於ける動作を説
明する。

【００３７】図１は、この発明の実施例の回路構成を示
すもので、図３に示す回路に、アンドゲートＡ４〜Ａ
６、オアゲートＯ４、インバータＩ２、フリップフロッ
プＦ３等を追加したも構成である。

【００３８】以下、図１の動作を図２（ａ），（ｂ）を
参照して説明する。尚、信号１０１〜１０４、及び１０
６〜１０９については、図３の構成で説明した信号と同
様であるので、ここではその説明を省略する。

【００３９】図１に於いて、１０５はここでは自ＣＰＵ
のバス使用要求の元信号となる。１１０は自ＣＰＵのバ
ス使用中信号１０７を入力した信号である。１１１は自
ＣＰＵのバス使用要求（図３の１０５に相当する信号）
である。

【００４０】２つのＣＰＵ間の接続は、自ＣＰＵの出力
信号１１１，１０７が、それぞれ相手ＣＰＵの入力信号
１０１，１０３となり、相手ＣＰＵの出力信号１１１，
１０７が、それぞれ自ＣＰＵの入力信号１０１，１０３
になる。即ち、自ＣＰＵのバス使用要求１１１は相手Ｃ
ＰＵのバス使用要求１０１となり、自ＣＰＵのバス使用
中を示す信号１０７は相手ＣＰＵのバス使用中を示す信
号１０３となる。 （動作１）

【００４１】先ず、フリップフロップＦ１〜Ｆ３に何れ
も有意（“HIGH”）の信号がセットされていない状態
で、相手ＣＰＵがバスを使用しないとき（入力信号１０
１，１０３がいずれも“LOW ”、即ち信号１０９が“LO
W ”）、自ＣＰＵだけが１つだけメモリリクエストを出
力する場合の動作を説明する。

【００４２】この際は、自ＣＰＵのリクエスト元信号１
０４が、オアゲートＯ２、フリップフロップＦ１を介
し、自ＣＰＵのバス使用要求信号１０５として、相手Ｃ
ＰＵに送出される。

【００４３】この際は、フリップフロップＦ３はセット
されないから（即ちフリップフロップＦ３のリセット側
出力端が“HIGH”であるから）、アンドゲートＡ６が開
制御され、アンドゲートＡ６を介してバス使用要求信号
１１１が出力される。

【００４４】又、アンドゲートＡ３を通ったバス使用要
求信号１０５が、次サイクルでフリップフロップＦ２に
セットされて、フリップフロップＦ２よりリクエスト信
号１０６が出力される。それと同時に、オアゲートＯ３
よりバス使用中信号１０７が出力され、相手ＣＰＵにバ
ス使用中が通知される。尚、リクエスト送出直後もバス
を連続して使用するときは、バス使用中を示すホールド
信号１０８が立ち（“HIGH”）、オアゲートＯ３を介し
て相手ＣＰＵにバス使用中であることを知らせる。 （動作２）

【００４５】次に、フリップフロップＦ１〜Ｆ３に何れ
も有意（“HIGH”）の信号がセットされていない状態
で、２つのＣＰＵに同時にバスリクエスト（リクエスト
元信号１０４）が１つだけ来た場合の動作を説明する。

【００４６】この際は、２つのＣＰＵ側でそれぞれ、ア
ンドゲートＡ２、オアゲートＯ２を介してフリップフロ
ップＦ１がセットされる。これにより、自ＣＰＵのバス
使用要求１１１が出力されるとともに、相手ＣＰＵのバ
ス使用要求信号１０１が来るので、マスターＣＰＵ（信
号１０２が“LOW ”）では、信号１０９が“LOW ”にな
り、アンドゲートＡ３が開制御されて、フリップフロッ
プＦ１より出力されたバス使用要求信号１０５がアンド
ゲートＡ３を介し、フリップフロップＦ２にセットさ
れ、フリップフロップＦ２よりバスリクエスト１０６が
出力される。これにより、マスターＣＰＵは、優先的に
バスを使用することができる。

【００４７】又、スレーブＣＰＵ（信号１０２が“HIG
H”）では、信号１０９が“HIGH”になり、インバータ
Ｉ１の出力（“LOW ”）により、アンドゲートＡ３が閉
制御されて、アンドゲートＡ３によりフリップフロップ
Ｆ２のセット入力が抑止され、バスリクエスト１０６の
出力が抑止される。それと同時にアンドゲートＡ２、オ
アゲートＯ２を介してフリップフロップＦ１にバス使用
要求信号１０５を供給し、フリップフロップＦ１がバス
使用要求信号１０５を保持し続ける。その後、相手ＣＰ
Ｕ（マスターＣＰＵ）がバスを使用しなくなったとき
（入力信号１０１，１０３が“LOW ”）、リクエスト１
０６を出力することができる。 （動作３）

【００４８】次に、フリップフロップＦ１〜Ｆ３に何れ
も有意（“HIGH”）の信号がセットされていない状態
で、２つのＣＰＵに連続してリクエストが発生した場合
の動作について、図２に示すタイミングチャートを参照
して説明する。

【００４９】この際、最初は上述した動作２の場合と同
様に、２つのＣＰＵ側で同時にフリップフロップＦ１が
セットされ、相手ＣＰＵに対してバス使用要求１１１が
出力される。

【００５０】その次のサイクルで、マスター側のＣＰＵ
からバスリクエスト１０６が出力される。そのとき、マ
スター側のＣＰＵは、次のリクエスト元信号１０４がフ
リップフロップＦ１にセットされる。

【００５１】また、それと同時にマスターＣＰＵでは、
スレーブＣＰＵのバス使用要求信号１０１がアンドゲー
トＡ４、オアゲートＯ４を通り、その次のサイクルでフ
リップフロップＦ３に保持されて、マスターＣＰＵのバ
ス使用要求１１１を抑止する。

【００５２】又、フリップフロップＦ３がセットされる
と、オアゲートＯ１の出力信号１０９がアクティブ
（“HIGH”）になり、この信号により、フリップフロッ
プＦ１にバス使用要求信号１０５が保持されると同時
に、リクエスト１０６の出力が抑止される。

【００５３】更に、フリップフロップＦ３がセットされ
ると同時に、フリップフロップＦ１に保持していたバス
使用要求１０５がフリップフロップＦ２にセットされ、
フリップフロップＦ２よりバスリクエスト１０６が送出
される。従って、フリップフロップＦ３によってバスリ
クエスト１０６の出力が抑止される前に、マスターＣＰ
Ｕでは図２（ｂ）に示すように２つのバスリクエスト１
０６が出力されることになる。

【００５４】その後、スレーブＣＰＵがバス使用中（即
ち信号１０３が“HIGH”）になると、インバータＩ２の
出力（“LOW ”）により、アンドゲートＡ５が閉じられ
て、次のサイクルでフリップフロップＦ３がリセットさ
れ、これにより、アンドゲートＡ６が開制御されて、ア
ンドゲートＡ６よりマスターＣＰＵのバス使用要求１１
１が出力される。

【００５５】その次のサイクルで、フリップフロップＦ
１に保持されていたバス使用要求信号１０５がフリップ
フロップＦ２に供給されて、フリップフロップＦ２がセ
ットされ、フリップフロップＦ２よりバスリクエスト１
０６が出力される。

【００５６】また、スレーブ側のＣＰＵでは、マスター
ＣＰＵがバスリクエストを２つ出力した後、マスターＣ
ＰＵから来たバス使用中信号１０３が“LOW ”となるこ
とにより、信号１０９が“LOW ”となり、次のサイクル
でフリップフロップＦ２がセットされて、フリップフロ
ップＦ２よりバスリクエスト１０６が出力される。それ
と同時に、フリップフロップＦ１に、次のバスリクエス
ト（リクエスト元信号１０４）がセットされる。

【００５７】その次のサイクルに於いて、フリップフロ
ップＦ１に保持されていたバス使用要求信号１０５がフ
リップフロップＦ２に供給されて、フリップフロップＦ
２より２回目のバスリクエスト１０６が出力される。

【００５８】このとき、相手ＣＰＵからバス使用要求１
０１（“HIGH”）が来るので、この信号により、オアゲ
ートＯ１の出力１０９が“HIGH”となり、これによりフ
リップフロップＦ１にバスリクエスト（リクエスト元信
号１０４）が保持される。更にこの際は、オアゲートＯ
４の出力が“HIGH”となり、フリップフロップＦ３がセ
ットされて、次のサイクルで自ＣＰＵのバス使用要求１
１１を抑止する。よって、スレーブＣＰＵでは、図２
（ａ）に示すように２つのバスリクエスト１０６を出力
することができる。

【００５９】また、次のサイクルでフリップフロップＦ
３はリセットされるが、最初のバス使用要求と比べてス
レーブ側からのバス使用要求が１サイクル遅れて出力さ
れることになるので、マスター側のＣＰＵは、図２
（ｂ）に示すように３つのバスリクエストを出力でき
る。

【００６０】以後、このような動作が連続して行なわ
れ、マスター側が３つ（図２（ｂ）符号１０６参照）、
スレーブ側が２つ（図２（ａ）符号１０６参照）バスリ
クエストを出力して、それぞれ相手ＣＰＵにバス使用権
を受け渡すことになる。

【００６１】このような２ＣＰＵ間に於けるバス制御に
より、２つのＣＰＵ間のバス争奪に於いて両ＣＰＵでメ
モリアクセスが連続して起こるような場合に、スレーブ
側が待たされ続けるという不都合が生じることはなく、
２つのＣＰＵに交互にアクセス権が与えられる。

【００６２】尚、図１の実施例に於ける、アンドゲート
Ａ１〜Ａ３、オアゲートＯ１，Ｏ２、インバータＩ１、
フリップフロップＦ１，Ｆ２の部分を、命令フェッチ、
オペランドリード、オペランドライトと各リクエスト分
だけ設けて、出力１０５，１０７の部分でオアすること
で、各リクエストが独立に動作する制御系に於いても適
用できる。

【００６３】

【発明の効果】以上詳記したように本発明のバス争奪方
式によれば、２つのＣＰＵ間のバス争奪に於いて両ＣＰ
Ｕでメモリアクセスが連続して起こるような場合に、ス
レーブ側が待たされ続けるという不都合が生じることは
なく、２つのＣＰＵに交互にバスアクセス権を与えるこ
とができる。

【図面の簡単な説明】

【図１】本発明の一実施例に於ける排他制御回路の構成
を示すブロック図。

【図２】同実施例の動作を説明するためのタイミングチ
ャート。

【図３】従来の排他制御回路の構成を示すブロック図。

【符号の説明】

Ａ１，Ａ２，Ａ３，Ａ４，Ａ５，Ａ６…アンドゲート、 Ｏ１，Ｏ２，Ｏ３，Ｏ４…オアゲート、 Ｉ１，Ｉ２…インバータ、 Ｆ１，Ｆ２，Ｆ３…フリップフロップ、 １０１…相手ＣＰＵのバス使用要求信号、 １０２…自ＣＰＵがマスターＣＰＵかスレーブＣＰＵか
を示す信号、 １０３…相手ＣＰＵがバス使用中であることを示す信
号、 １０４…自ＣＰＵのリクエスト元信号、 １０５…自ＣＰＵのバス使用要求の元信号、 １０６…主記憶装置に対してのリクエスト信号、 １０７…自ＣＰＵのバス使用中を示す信号、 １０８…データ送出中（バス使用中）を示す信号、 １０９…オアゲートＯ１の出力信号、 １１０…自ＣＰＵのバス使用中を示す信号（＝１０
７）、 １１１…自ＣＰＵのバス使用要求。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１、第２のプロセッサと同プロセッサ
   が共有する主記憶と共通のバスを介して結合された計算
   機システムのバス争奪制御機構に於いて、上記各プロセ
   ッサの排他制御回路に、相手プロセッサのバス使用要求
   を保持する回路と、この回路が相手プロセッサのバス使
   用要求保持状態を示しているとき自プロセッサの連続す
   るバスアクセスの回数を規定してバス使用権を相手プロ
   セッサに譲る回路とを備え、上記各プロセッサが共通の
   バスをアクセスする際にバス使用権を交互に譲り合うこ
   とを特徴とするバス争奪方式。
2. 【請求項２】 マスター側プロセッサ及びスレーブ側プ
   ロセッサと主記憶とが相互にバス接続される計算機シス
   テムに於いて、 自プロセッサで発生したバスリクエストを保持するマス
   ター側及びスレーブ側の回路Ａと、 上記回路Ａに保持されたバスリクエストを受けて相手プ
   ロセッサ側にバス使用中を示す信号を出力するマスター
   側及びスレーブ側の回路Ｂと、 上記各プロセッサでバスリクエストが発生したとき、上
   記回路Ｂの動作を無効にするスレーブ側の回路Ｃと、 自プロセッサがバス使用中に相手プロセッサがバスリク
   エストを発生したとき、次のバスサイクルから、相手プ
   ロセッサがバス使用中を示す信号を発生するまで自プロ
   セッサのバスリクエストの発生を抑止するマスター側及
   びスレーブ側の回路Ｄとを具備し、 上記各プロセッサが連続してバスリクエストを発生した
   とき、上記各プロセッサがバス使用権を譲り合うことを
   特徴とするバス争奪方式。