JPH05289987A - バス権調停回路 - Google Patents

Abstract

(57)【要約】 【目的】 複数のプロセッサ１ａ，１ｂが組込まれたマ
ルチプロセッサシステムにおいて、一方のプロセッサが
他方のプロセッサの専用バス２ｂに接続された資源３に
対するアクセスを連続して実施する場合に、プログラム
手法を用いずに、一連のアクセスが終了するまでバス権
を確保し続ける。 【構成】 一方のプロセッサ１ａが他方のプロセッサ１
ｂの専用バス２ｂに接続された資源３に対するアクセス
要求が終了しても予め定められた再アクセス要求猶予時
間Ｔ1 だけアクセス要求を保持し、他方のプロセッサ１
ｂに対するホールド信号も同様に再アクセス要求猶予時
間Ｔ1 だけ延長している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、それぞれ専用バスにプ
ロセッサ及び記憶装置等の各種資源が接続されると共
に、各専用バス相互間をバス間接続バッファで接続し、
一方のプロセッサが他方の専用バスに接続された資源に
対するアクセスを可能にしたマルチプロセッサシステム
に係わり、特に、他方の資源に対するアクセス要求を調
停するバス権調停回路に関する。

【０００２】

【従来の技術】複数のプロセッサが一つのシステム内に
組込まれたマルチプロセッサシステムは例えば図３に示
すように構成されている。

【０００３】例えばＣＰＵ（中央処理装置）等からなる
プロセッサ１ａには専用バス（ＣＰＵバス）２ａを介し
て図示しないＲＯＭ，ＲＡＭ等の複数の資源が接続され
ている。同様に、ＣＰＵ等からなる他方のプロセッサ２
ｂにも専用バス（ＣＰＵバス）２ｂを介してＲＯＭやＲ
ＡＭ等や各種データを記憶する資源としてのメモリ３が
接続されている。そして、各専用バス２ａ，２ｂ相互間
はバス間接続バッファ４でもって接続されている。ま
た、各プロセッサ１ａ，１ｂとバス間接続バッファ４と
の間にはそれぞれバスバッファ５ａ，５ｂが介挿されて
いる。そして、プロセッサ１ａ，１ｂ相互間にはバス権
調停回路６が接続されている。

【０００４】このようなマルチプロセッサシステムにお
いて、一方のプロセッサ１ａが他方の専用バス２ｂに接
続されたメモリ３に対するアクセスを実施する場合は、
先ず、バス権調停回路６に対して図４に示すアクセス要
求信号ａを送出する。バス権調停回路６はプロセッサ１
ｂに対して動作停止を指示するホールド（HOLD) 信号ｂ
を送出する。ホールド信号ｂを受信したプロセッサ１ｂ
はその動作を停止する。また、バス権調停回路６はバス
間接続バッファ４に対してバス接続信号ｃを送出してバ
ス間接続バッファ４を動作状態にする。

【０００５】その結果、プロセッサ１ａは専用バス２
ａ，バスバッファ５ａ，バス間接続バッファ４及び他方
の専用バス２ｂを介してメモリ３に対するアクセスを実
行することが可能となる。よって、図４（ａ）に示すよ
うに、他方の専用バス２ｂに対するアクセス権は、プロ
セッサ１ｂ（ＣＰＵＢ）からプロセッサ１ａ（ＣＰＵ
Ａ）に移動する。

【０００６】プロセッサ１ａは所定のアクセス処理が終
了すると、出力していたアクセス要求信号ａを解除す
る。すると、バス権調停回路６から出力されていたホー
ルド信号ｂ及びバス接続信号ｃを解除する。その結果、
専用バス２ｂのアクセス権は元のプロセッサ１ｂ（ＣＰ
ＵＢ）へ戻る。

【０００７】

【発明が解決しようとする課題】プロセッサ１ａが例え
ばメモリ３内に形成された領域のデータ値を加算する場
合には、１回目のアクセス処理で、データの現在値を読
取り、この現在値に例えば１を加算して、２回目のアク
セス処理でもって加算後のデータ値を前記領域に書込む
必要がある。すなわち、ごく短い期間内にメモリ３に対
する２回のアクセスを実施する必要がある。

【０００８】しかしながら、図４（ａ）に示すように、
各アクセス処理は必ず独立して実行され、アクセス処理
相互間Ｔに専用バス２ｂのアクセス権は一旦プロセッサ
１ｂに戻ってしまう。したがって、このアクセス相互間
Ｔにプロセッサ１ｂが前記メモリ３の前述した領域のデ
ータに対するアクセスを実行することが可能である。し
たがって、プロセッサ１ａによる一連のアクセス動作途
中にプロセッサ１ｂのアクセスが実行されるので、結果
的に誤ったデータに対するアクセスを実施する懸念があ
る。

【０００９】このような不都合を解消するために、図４
（ｂ）に示すような、アクセス要求信号ａの相互間の時
間Ｔが短い場合は、プロセッサ１ａ側からバス権調停回
路６を介してプロセッサ１ｂ側に対してロック信号を出
力し、専用バス２ｂのアクセス権をプロセッサ１ａ（Ｃ
ＰＵＡ）側に保持した状態に維持することが考えられ
る。

【００１０】しかし、アクセス処理相互間の時間Ｔの判
断やロック信号のオン／オフ処理はすべて制御プログラ
ム等のソフト的手法にて実行する必要がある。したがっ
て、各プロセッサ１ａ，１ｂにおける制御プログラムが
複雑化する問題がある。

【００１１】本発明はこのような事情に鑑みてなされた
ものであり、他方の専用バスに接続された資源に対する
アクセス要求が終了しても再アクセス要求猶予時間だけ
アクセス要求を保持することにより、短い時間間隔でア
クセス要求が発生する場合にには、他方の専用バスのア
クセス権を保持し続けることができ、連続してアクセス
する場合にはそのアクセス処理の間に他方のプロセッサ
からのアクセスが入ることを防止でき、ソフト的手段を
用いずに、確実に誤動作を未然に防止できるバス権調停
回路を提供することを目的とする。

【００１２】

【課題を解決するための手段】上記課題を解消するため
に本発明は、それぞれ専用バスにプロセッサ及び資源が
接続され、前記各専用バス相互間をバス間接続バッファ
で接続してなるマルチプロセッサシステムにおける一方
の専用バスに接続された資源に対する前記バス間接続バ
ッファを経由した他方のプロセッサからのアクセス要求
を調停するバス権調停回路において、

【００１３】他方のプロセッサから出力されたアクセス
要求の終了時刻から予め定められた再アクセス猶予時間
だけアクセス要求を保存するアクセス要求保存手段と、
このアクセス要求保存手段にて保存された保存アクセス
要求と入力されたアクセス要求との論理和を他方のプロ
セッサに対するホールド信号として出力するホールド信
号出力手段とを備えている。

【００１４】

【作用】このように構成されたバス権調停回路によれ
ば、一方のプロセッサが他方のプロセッサの専用バスに
接続されたメモリ等の資源に対するアクセスを実行する
場合は、本発明のバス権調停回路に対してアクセス要求
を送出する。そして、バス権調停回路は他方のプロセッ
サに対してホールド信号を送出して、他方の専用バスの
アクセス権をアクセス要求を出力した側のプロセッサ側
へ移行させる。その結果、一方のプロセッサは他方の専
用バスの資源に対するアクセスが可能となる。

【００１５】そして、アクセスが終了してバス権調停回
路に対するアクセス要求が解除され、再アクセス猶予時
間経過するまでは、他方のプロセッサに対するホールド
信号は送出されたままである。よって、一方のプロセッ
サは他方の専用バスに対するアクセス権を保持したまま
である。そして、再アクセス猶予時間経過するまでに再
度アクセス要求を出力すれば、前記アクセス権は２つの
アクセス要求に対して連続して保持される。その結果、
アクセス処理の相互間に他方のプロセッサによるアクセ
スが禁止されるので、誤動作が未然に防止される。

【００１６】

【実施例】以下本発明の一実施例を図面を用いて説明す
る。

【００１７】図１は実施例のバス権調停回路が組込まれ
たマルチプロセッサシステムの概略構成を示すプロック
図である。図３に示す従来のマルチプロセッサシステム
と同一部分には同一符号を付して重複する部分の詳細説
明を省略する。

【００１８】この実施例のバス権調停回路７は、大きく
分けて、アクセス要求保存レジスタ７ａと，ホールド信
号作成部７ｂと、調停タイミング制御部７ｃと、バス制
御信号作成部７ｄとで構成されている。

【００１９】アクセス要求保存レジスタ７ａは、例えば
単安定回路等で構成されており、プロセッサ１ａ（ＣＰ
ＵＡ）から入力されるハイ（Ｈ）レベルのアクセス要求
信号ｄの終了時刻（立下りタイミング）から予め定めら
れた再アクセス猶予時間Ｔ1だけＨレベルのアクセス要
求保存信号ｅを次のホールド信号作成部７ｂへ送出す
る。

【００２０】ここで、例えばメモリ３内に形成された領
域のデータ値を増加，または減少する場合に、このメモ
リ３に対してデータ値の読出のアクセス処理と書込みの
アクセス処理との２回のアクセス処理とを連続して実施
する必要がある。そして、その２回のアクセス処理を実
施する場合のアクセス処理相互間の時間より若干長い時
間を再アクセス猶予時間Ｔ1 に設定している。

【００２１】ホールド信号作成部７ｂは、例えば論理和
回路で構成されており、プロセッサ１ａから入力された
アクセス要求信号ｄとアクセス要求保存レジスタ７ａか
ら出力されたアクセス要求保存信号ｅとの論理和信号を
ホールド(HOLD)信号ｆとして他方のプロセッサ１ｂへ送
出すると共に、調停タイング制御部７ｃへ送出する。

【００２２】調停タイミング制御部７ｃは、例えば論理
積回路で構成されており、ホールド信号作成部７ｂから
Ｈレベルのホールド信号ｆが出力されている状態で、プ
ロセッサ１ｂからＨレベルの停止(HLDA)信号ｇが入力さ
れると、バス制御信号作成部７ｄへＨレベルの調停処理
中信号ｈを送出する。

【００２３】バス制御信号作成部７ｄは、調停タイミン
グ制御部７ｃからＨレベルの調停処理中信号ｈが入力す
ると、バス間接続バッファ４へバス接続信号ｉを送出す
るとともに、専用バス２ｂのバスバッファ５ｂに対して
バス切離し信号ｊを送出する。

【００２４】バス間接続バッファ４はバス接続信号ｉが
印加されると動作状態となり、各専用バス２ａ，２ｂど
うしが接続された状態となる。また、バス切離し信号ｊ
が印加されたバスバッファ５ｂは停止状態となり、プロ
セッサ１ｂは専用バス２ｂを介してメモリ３をアクセス
できなくなる。なお、プロセッサ１ａの専用バス２ａの
バスバッファ５ａは常時動作状態を維持している。

【００２５】このように構成されたバス権調停回路７が
組込まれたマルチプロセッサシステムにおける一方のプ
ロセッサ１ａから他方のプロセッサ１ｂの専用バス２ｂ
に接続された資源としてのメモリ３をアクセスする場合
の各部の動作を図２に示すタイムチャートを用いて説明
する。

【００２６】まず、プロセッサ１ａからバス権調停回路
７に対してアクセス要求信号ｄが出力されていない状態
（Ｌレベル状態）においては、バス間接続バッファ４は
停止状態であり、バスバッファ５ｂは動作状態であるの
で、専用バス２ｂのアクセス権は当然プロセッサ１ｂ
（ＣＰＵＢ）が保持している。

【００２７】そして、時刻ｔ1 にてプロセッサ１ａから
Ｈレベルのアクセス要求信号ｄが出力されると、ホール
ド信号作成部７ｂからＨレベルのホールド信号ｆがプロ
セッサ１ｂへ送出される。時刻ｔ1 から若干の時間遅れ
でもって、プロセッサ１ｂから停止(HLDA)信号ｇが出力
されると、調停タイミング制御部７ｃから調停処理信号
ｈが出力され、バス制御信号作成部７ｄからＨレベルの
バス切離し信号ｊおよびバス接続信号ｉがそれぞれバス
バッファ５ｂおよびバス間接続バッファ４へ送出され
る。よって、専用バス２ａ，２ｂ間が接続され、専用バ
ス２ｂがバスバッファ５ｂでプロセッサ１ｂと切離され
るので、専用バス２ｂのアクセス権はプロセッサ１ａ
（ＣＰＵＡ）に移動する。よって、プロセッサ１ａはメ
モリ３に対するアクセスが可能となる。

【００２８】時刻ｔ2 にて、プロセッサ１ａはメモリ３
に対する所定のアクセス処理が終了すると、送出してい
たアクセス要求信号ｄをＬレベルに解除する。アクセス
要求信号ｄがＬレベルへ変化すると、アクセス要求保存
レジスタ７ｂからＨレベルのアクセス要求保存信号ｅが
出力される。

【００２９】アクセス要求保存信号ｅが立下がる時刻ｔ
2 から再アクセス猶予時間Ｔ1 経過後の時刻ｔ3 にてア
クセス要求保存信号ｅが立下がると、ホールド信号ｆも
立下がる。ホールド信号ｆがＬレベルへ変化すると、プ
ロセッサ１ｂが稼働状態になり、停止信号ｇがＬレベル
へ解除される。その結果、バス切離し信号ｊおよびバス
接続信号ｉが解除される。よって、専用バス２ａ，２ｂ
間は切り離され、専用バス２ｂはメモリ３とプロセッサ
１ｂとを接続する。専用バス２ｂのアクセス権はプロセ
ッサ１ｂ（ＣＰＵＢ）に移動する。よって、プロセッサ
１ｂはメモリ３に対するアクセスが可能となる。

【００３０】そして、時刻ｔ4 にてプロセッサ１ａから
アクセス要求信号ｄが出力され、時刻ｔ5 にてプロセッ
サ１ａによるメモリ３に対するアクセス処理が終了し
て、アクセス要求信号ｄが解除される。この場合、アク
セス要求信号ｄを解除した時刻ｔ5 から前記再アクセス
猶予時間Ｔ1 経過する時刻ｔ6 以前に、再度プロセッサ
１ａからＨレベルのアクセス要求信号ｄが入力すると、
プロセッサ１ｂに対するホールド信号ｆはＨレベル状態
を維持する。

【００３１】よって、プロセッサ１ｂからの停止信号ｇ
は解除されることはない。その結果、バス間接続バッフ
ァ４およびバスバッファ５ｂは現状を維持し続ける。し
たがって、専用バス２ａのアクセス権はプロセッサ１ｂ
に移動することなく、プロセッサ１ａが保持し続ける。

【００３２】そして、２回目のアクセス処理が終了して
時刻ｔ7 にてアクセス要求信号ｄが解除され、再アクセ
ス猶予時間Ｔ1 が経過した時刻ｔ8 にて、再度アクセス
要求信号ｄが入力していなければ、この時点で、専用バ
ス２ｂのアクセス権は本来のプロッサ１ｂへ戻る。

【００３３】このように構成されたバス権調停回路７に
おいて、プロセッサ１ａか他方のプロセッサ１ｂの専用
バス２ｂに接続されたメモリ３に対して、前述したよう
なデータ値の増加，減少処理を実行するために、連続し
て２回アクセス処理を実行する場合、たとえアクセス処
理相互間に一定の時間Ｔが存在して、その時間Ｔにおい
て、アクセス要求信号ｄが解除されたとしても、その時
間Ｔが予め定められた再アクセス猶予時間Ｔ1 以下であ
れは、専用バス２ｂのアクセス権は他方のプロセッサ１
ｂに移動することはない。

【００３４】したがって、そのアクセス処理の相互間Ｔ
の期間内に他方のプロセッサ１ｂがメモリ３に対するア
クセス処理を実行することはないので、誤って、プロセ
ッサ１ａがアクセス対象としているデータがプロセッサ
１ｂによる割込アクセス処理が実施されることが未然に
防止される。

【００３５】また、上述した専用バス２ｂに対するプロ
セッサ１ａのバス権を延長させる処理はバス権調停回路
７内において自動的に実施されるので、従来のマルチプ
ロセッサシステムのように、プロセッサ１ａの制御プロ
グラムでもって、相手側のプロセッサ１ｂの動作を停止
させるロック信号を作成する必要がない。したがって、
各プロセッサ１ａ，１ｂの制御プログラムを簡素化でき
る。

【００３６】

【発明の効果】以上説明したように本発明のバス権調停
回路によれば、一方のプロセッサが他方のプロセッサの
専用バスに接続された資源に対するアクセス要求が終了
しても予め定められた再アクセス要求猶予時間だけアク
セス要求を保持し、他方のプロセッサに対するホールド
信号も同様に再アクセス要求猶予時間だけ延長してい
る。したがって、短い時間間隔でアクセス要求が発生す
る場合にには、他方の専用バスのアクセス権を保持し続
けることができ、連続してアクセスする場合にはそのア
クセス処理の間に他方のプロセッサからのアクセスが割
込むことを防止でき、制御プログラム等のソフト的手段
を用いずに、確実に誤動作を未然に防止できる。

【図面の簡単な説明】

【図１】 本発明の一実施例に係わるバス権調停回路が
組込まれたマルチプロセッサシステムの概略構成を示す
ブロック図、

【図２】 同実施例回路の動作を示すタイムチャート、

【図３】 従来のバス権調停回路が組込まれたマルチプ
ロセッサシステムの概略構成を示すブロック図、

【図４】 同従来回路の動作を示すタイムチャート。

【符号の説明】

１ａ，１ｂ…プロセッサ、２ａ，２ｂ…専用バス、３…
メモリ、４…バス間接続バッファ、５ａ，５ｂ…バスバ
ッファ、７…バス権調停回路、７ａ…アクセス要求保存
レジスタ、７ｂ…ホールド信号作成部、７ｃ…調停タイ
ミング制御部、７ｄ…バス制御信号作成部。

Claims (1)

【特許請求の範囲】
1. 【請求項１】 それぞれ専用バスにプロセッサ及び資源
   が接続され、前記各専用バス相互間をバス間接続バッフ
   ァで接続してなるマルチプロセッサシステムにおける一
   方の専用バスに接続された資源に対する前記バス間接続
   バッファを経由した他方のプロセッサからのアクセス要
   求を調停するバス権調停回路において、 前記他方のプロセッサから出力されたアクセス要求の終
   了時刻から予め定められた再アクセス猶予時間だけ前記
   アクセス要求を保存するアクセス要求保存手段と、この
   アクセス要求保存手段にて保存された保存アクセス要求
   と前記入力されたアクセス要求との論理和を他方のプロ
   セッサに対するホールド信号として出力するホールド信
   号出力手段とを備えたバス権調停回路。