JPH1139266A

JPH1139266A - マルチプロセッサ装置

Info

Publication number: JPH1139266A
Application number: JP9192702A
Authority: JP
Inventors: Kanzo Noda; 完三野田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-07-17
Filing date: 1997-07-17
Publication date: 1999-02-12

Abstract

(57)【要約】【課題】スレーブＣＰＵの消費電力を削減し、共有メ
モリへのアクセス要求を調停するための複雑な調停回路
が不要なマルチプロセッサ装置を提供すること。【解決手段】マルチプロセッサ装置は、マスタＣＰＵ
１が共有メモリ３へアクセスするとき、スレーブＣＰＵ
２を停止状態にするためのクロック制御回路８と、クロ
ック制御回路８によってスレーブＣＰＵ２が停止状態に
あるときはマスタＣＰＵ１のバス１０を共有メモリ３の
バス１２に接続し、クロック制御回路８によってスレー
ブＣＰＵ２が動作状態にあるときはスレーブＣＰＵ２の
バス１１を共有メモリ３のバス１２に接続するためのス
レーブ停止ビットのレジスタ６とを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数のプロセッサ
に分散処理をさせるマルチプロセッサ装置に関し、特
に、共有メモリへのアクセス権の調停を行なうための複
雑な調停回路が不要であり、装置全体の消費電力を低減
することが可能なマルチプロセッサ装置に関する。

【０００２】

【従来の技術】近年、マルチメディア処理や高精細画像
処理などのさまざまな分野で、プロセッサ性能の向上に
対する要求が高まっている。しかし、現在のＬＳＩ（La
rge Scale Integration ）製造技術ではデバイスの高速
化にも限度がある。そこで、分散処理方式のマルチプロ
セッサ装置が注目を浴びており、盛んに研究、開発され
ている。

【０００３】このようなマルチプロセッサ装置において
は、各プロセッサの接続方式により種々の構成が開発さ
れている。その１つとして、複数のプロセッサにメモリ
を共有させ、各プロセッサ間の情報およびデータ転送を
この共有メモリを介して行なう方式がある。マルチプロ
セッサ装置におけるプロセッサ間のデータ転送は、共有
メモリを介して行なわれるため、複数のプロセッサから
の共有メモリへのアクセスの調停を行なうための共有メ
モリ制御回路が必要となる。

【０００４】図８は、従来のマルチプロセッサ装置の概
略構成を示すブロック図である。マルチプロセッサ装置
は、ＣＰＵ（Central Processing Unit ）Ａ１００、Ｃ
ＰＵＢ１０１、共有メモリ１０２、ＣＰＵＡ１００のバ
ス１０５またはＣＰＵＢ１０１のバス１０６と共有メモ
リバス１０７との接続を切換えるためのバス選択回路１
０３、およびバス選択回路１０３のバス切換の制御を行
なうための調停回路１０４を含む。なお、説明の簡略化
のために、ＣＰＵＡ１００およびＣＰＵＢ１０１がアク
セスする対象を共有メモリ１０２に限定しており、一般
的なマルチプロセッサ装置を構成するメインメモリおよ
びＩ／Ｏ装置などは省略している。

【０００５】図８を参照して、ＣＰＵＡ１００が共有メ
モリ１０２にアクセスする場合、ＣＰＵＡ１００の共有
メモリ１０２へのアクセス要求信号であるＲＥＱＡ信号
をアクティブにする。調停回路１０４は、ＲＥＱＡ信号
がアクティブになると、ＣＰＵＢ１０１が共有メモリ１
０２へアクセスしておらず、ＣＰＵＡ１００の共有メモ
リ１０２へのアクセスが可能であれば、バスの切換を行
なうためのＳＥＬＥＣＴ信号によってバス選択回路１０
３にＣＰＵＡ１００のバス１０５を共有メモリ１０２の
バス１０７に接続させる。また、ＣＰＵＢ１０１が共有
メモリ１０２へアクセスする場合も同様に、ＣＰＵＢ１
０１が共有メモリ１０２へのアクセス要求信号であるＲ
ＥＱＢ信号をアクティブにする。そして、調停回路１０
４はＣＰＵＡ１００から共有メモリ１０２へのアクセス
が行なわれていず、ＣＰＵＢ１０１の共有メモリ１０２
へのアクセスが可能であれば、ＳＥＬＥＣＴ信号によっ
てバス選択回路１０３にＣＰＵＢ１０１のバス１０６を
共有メモリ１０２のバス１０７に接続させる。ここで、
ＣＰＵＡ１００とＣＰＵＢ１０１との共有メモリ１０２
へのアクセスが同時に発生した場合、調停回路１０４は
予め定められた優先順位に従ったアクセスの調停を行な
う。

【０００６】たとえば、ＣＰＵからのアクセス要求の早
い順に優先順位を高くするとした場合、ＣＰＵＡ１００
からのアクセス要求が先に発生し、その後にＣＰＵＢ１
０１からのアクセス要求が発生したとき、調停回路１０
４は先にアクセス要求があったＣＰＵＡ１００のアクセ
ス要求を許可する。すなわち、調停回路１０４はＳＥＬ
ＥＣＴ信号によってバス選択回路１０３にＣＰＵＡ１０
０のバス１０５と共有メモリ１０２のバス１０７とを接
続させる。そして、調停回路１０４はＣＰＵＢ１０１に
対してＷＡＩＴＢ信号をアクティブにし、ＣＰＵＢ１０
１のアクセス要求を待たせる。そして、ＣＰＵＡ１００
の共有メモリ１０２へのアクセス要求が終了した後、Ｃ
ＰＵＡ１００からのＲＥＱＡ信号がインアクティブにな
ると、調停回路１０４はＣＰＵＢ１０１へのＷＡＩＴＢ
信号をインアクティブにし、ＳＥＬＥＣＴ信号によって
バス選択回路１０３にＣＰＵＢ１０１のバス１０６と共
有メモリ１０２のバス１０７とを接続させる。このこと
により、ＣＰＵＢ１０１が共有メモリ１０２へアクセス
することが可能となる。

【０００７】上述したマルチプロセッサ装置に関連する
技術として、特開昭６０−１６９９６８号公報に開示さ
れた発明がある。特開昭６０−１６９９６８号公報に開
示された発明は、各プロセッサの共通メモリへのアクセ
スを可能にすることによって減少するメモリアクセス領
域を拡張することが可能なマルチプロセッサ装置に関す
る技術が記載されている。共通メモリへのアクセスを制
御するためのコントロールユニットは、マスタプロセッ
サとスレーブプロセッサとの間で排他的に共通メモリの
使用権を与えるものであり、マスタプロセッサとスレー
ブプロセッサとから共有メモリへのアクセス要求が同時
に発生した場合に、先にアクセス要求を出力した一方の
プロセッサに対して共通メモリの使用を許可し、他方の
プロセッサを待機状態にする。先にアクセス要求を出し
たプロセッサの共通メモリへのアクセスが終了した後
に、待機状態にあった他方のプロセッサの共通メモリへ
のアクセス要求が選択され、待機状態が解除されて共有
メモリへのアクセスが可能となる。

【０００８】しかし、特開昭６０−１６９９６８号公報
に開示された発明は、共通メモリへのアクセスを制御す
るコントロールユニットに関する技術自体は、共通メモ
リへのアクセス調停を排他的に行なうものであり、図８
に示す従来の共有メモリ制御回路と同じものである。

【０００９】

【発明が解決しようとする課題】マスタ／スレーブ方式
のマルチプロセッサ装置においては、マスタプロセッサ
がスレーブプロセッサの制御を行なっていた。すなわ
ち、スレーブプロセッサはマスタプロセッサから依頼さ
れた処理を実行し、マスタプロセッサから依頼された処
理を終了すると処理結果をマスタプロセッサに引き渡し
て、スレーブプロセッサは処理を終了する。その後、ス
レーブプロセッサはマスタプロセッサからの次の処理要
求があるまで待機状態となる。

【００１０】上述した従来の共有メモリ制御回路をマス
タ／スレーブ方式のマルチプロセッサ装置に適用した場
合、スレーブプロセッサはマスタプロセッサからの処理
要求をポーリングするため、ループプログラムを実行す
る必要がある。このとき、スレーブプロセッサは待機状
態であるにもかかわらず、マスタプロセッサからの処理
要求をポーリングする必要があるため、スレーブプロセ
ッサ自体も動作していた。

【００１１】また、マスタプロセッサからスレーブプロ
セッサへの処理要求は共有メモリを介して行なわれるた
め、スレーブプロセッサが次の処理要求をポーリングす
る際にも共有メモリへのアクセスが発生し、マスタプロ
セッサとスレーブプロセッサとのアクセス競合が頻繁に
発生するため、処理効率の低下を招いていた。さらに
は、スレーブプロセッサとマスタプロセッサとの共有メ
モリへのアクセスを可能にするためには、上述した複雑
な共有メモリ制御回路が必要となるか、または高価なデ
ュアルポートメモリを使用する必要があるという問題点
があった。

【００１２】本発明は、上記問題点を解決するためにな
されたものであり、請求項１〜５に記載の発明の目的
は、共有メモリへのアクセスのための複雑な調停回路を
不要とし、不要な消費電力の削減が可能なマルチプロセ
ッサ装置を提供することである。

【００１３】

【課題を解決するための手段】請求項１に記載のマルチ
プロセッサ装置は、第１のＣＰＵが共有メモリへアクセ
スするとき、第２のＣＰＵを停止状態にするための停止
手段と、停止手段によって第２のＣＰＵが停止状態にあ
るときは第１のＣＰＵのバスを共有メモリのバスに接続
し、停止手段によって第２のＣＰＵが動作状態にあると
きは第２のＣＰＵのバスを共有メモリのバスに接続する
ためのバス選択手段とを含む。

【００１４】停止手段は第１のＣＰＵが共有メモリへア
クセスするとき、第２のＣＰＵを停止状態にするため、
第２のＣＰＵの消費電力を削減することが可能となる。
また、バス選択手段は第２のＣＰＵの停止状態に基づい
て共有メモリのバスを切換えるため、そのハードウェア
構成を簡略化することが可能となる。

【００１５】請求項２に記載のマルチプロセッサ装置
は、請求項１記載のマルチプロセッサ装置であって、停
止手段は第２のＣＰＵに入力されるクロック信号を停止
することによって第２のＣＰＵを停止状態にする。

【００１６】請求項３に記載のマルチプロセッサ装置
は、第１のＣＰＵからの指示によって第１のＣＰＵを停
止状態にし、第１のＣＰＵの停止状態を第２のＣＰＵに
通知するための停止手段と、停止手段によって第１のＣ
ＰＵが停止状態にあるときは第２のＣＰＵのバスを共有
メモリのバスに接続し、停止手段によって第１のＣＰＵ
が動作状態にあるときは第１のＣＰＵのバスを共有メモ
リのバスに接続するためのバス選択手段と、第２のＣＰ
Ｕからの指示によって停止手段による第１のＣＰＵの停
止状態を解除するための解除手段とを含む。

【００１７】停止手段は、第１のＣＰＵからの指示によ
って第１のＣＰＵ自身を停止状態にするので、第１のＣ
ＰＵの消費電力を削減することが可能となる。また、バ
ス選択手段は、第１のＣＰＵの停止状態に基づいて共有
メモリのバスの接続を切換えるため、その回路構成を簡
略化することが可能となる。

【００１８】請求項４に記載のマルチプロセッサ装置
は、第１のＣＰＵおよび第２のＣＰＵによる共有メモリ
へのアクセス状況を検出するための検出手段と、検出手
段によって検出されたアクセス状況に基づいて共有メモ
リのバスを第１のＣＰＵのバスか第２のＣＰＵのバスの
いずれかに接続するためのバス選択手段と、バス選択手
段が共有メモリのバスを第１のＣＰＵのバスに接続して
いるときは、第２のＣＰＵを停止状態にするための停止
手段とを含む。

【００１９】停止手段は、バス選択手段が共有メモリの
バスを第１のＣＰＵのバスに接続しているときは、第２
のＣＰＵを停止状態にするので、第２のＣＰＵの消費電
力を削減することが可能となる。また、バス選択手段
は、検出手段によって検出されたアクセス状況に基づい
て共有メモリのバスを第１のＣＰＵのバスか第２のＣＰ
Ｕのバスのいずれかに接続するため、その回路構成を簡
略化することが可能となる。

【００２０】請求項５に記載のマルチプロセッサ装置
は、請求項４記載のマルチプロセッサ装置であって、検
出手段は所定時間以下の間隔で発生する共有メモリへの
アクセス群を検出し、当該アクセス群を所定回検出した
ときにバス検出手段にバスの接続の切換を指示する。

【００２１】

【発明の実施の形態】

［実施の形態１］図１は、本発明の実施の形態１におけ
るマルチプロセッサ装置の概略構成を示すブロック図で
ある。マルチプロセッサ装置は、マスタＣＰＵ１と、ス
レーブＣＰＵ２と、共有メモリ３と、バスバッファ４お
よび５と、スレーブＣＰＵ２を停止させるためのスレー
ブ停止ビットのレジスタ６と、スレーブＣＰＵ２が待機
状態にあることを示すためのＲＤＹビットのレジスタ７
と、スレーブＣＰＵ２へ供給するクロック信号を制御す
るためのクロック制御回路８と、インバータ９とを含
む。なお、図１は、説明の簡略化のためにマスタＣＰＵ
１およびスレーブＣＰＵ２のアクセス対象を共有メモリ
３に限定しており、一般的なマルチプロセッサ装置を構
成するメインメモリやＩ／Ｏ装置等は省略している。

【００２２】共有メモリ３に対するアクセスは、マスタ
ＣＰＵ１およびスレーブＣＰＵ２の両方から可能である
が、同時にアクセスすることはできない。すなわち、停
止指示信号がハイレベルにあるときは、バスバッファ４
がアクティブとなり、マスタＣＰＵ１のバス１０が共有
メモリ３のバス１２に接続される。また、停止指示信号
がロウレベルのときは、バスバッファ５がアクティブと
なり、スレーブＣＰＵ２のバス１１が共有メモリ３のバ
ス１２に接続される。通常状態では、スレーブ停止ビッ
ト６がリセット状態となっており、停止指示信号がロウ
レベルであるので、スレーブＣＰＵ２のバス１１が共有
メモリ３のバス１２に接続されており、スレーブＣＰＵ
２からの共有メモリ３へのアクセスが可能である。

【００２３】マスタＣＰＵ１が共有メモリ３へアクセス
する場合、ＲＤＹビット７によってスレーブＣＰＵ２が
アイドル状態であることを確認した後、スレーブ停止ビ
ット６をセットすることにより停止指示信号をハイレベ
ルにし、バスバッファ４をアクティブにする。このこと
により、マスタＣＰＵ１のバス１０が共有メモリ３のバ
ス１２に接続され、マスタＣＰＵ１が共有メモリ３へア
クセスすることが可能となる。

【００２４】ＲＤＹビット７は、マスタＣＰＵ１および
スレーブＣＰＵ２のそれぞれのアドレス空間上に割付け
られた１ビットのレジスタ（Ｉ／Ｏポートまたはメモリ
マップドＩ／Ｏ）であり、スレーブＣＰＵ２がプログラ
ム操作によってセット／リセットが可能である。また、
マスタＣＰＵ１はＲＤＹビット７をプログラム操作によ
って読取ることが可能である。

【００２５】同様に、スレーブ停止ビット６は、マスタ
ＣＰＵ１およびスレーブＣＰＵ２のそれぞれのアドレス
空間上に割付けられた１ビットのレジスタであり、マス
タＣＰＵ１がプログラム操作によってセット／リセット
が可能である。また、スレーブＣＰＵ２はスレーブ停止
ビット６をプログラム操作によって読取ることが可能で
ある。

【００２６】マスタＣＰＵ１によってスレーブ停止ビッ
ト６がセットされると、停止指示信号がハイレベルとな
り、インバータ９の出力がロウレベルとなってバスバッ
ファ４がイネーブル状態となる。一方、バスバッファ５
はディスエーブルとなり、バスバッファ５の出力はハイ
インピーダンスとなる。したがって、マスタＣＰＵ１の
バス１０が共有メモリ３のバス１２に接続され、マスタ
ＣＰＵ１から共有メモリ３へアクセスすることが可能と
なる。

【００２７】クロック制御回路８は、停止指示信号がハ
イレベルとなったときに、スレーブＣＰＵ２の動作タイ
ミング（バスサイクルのタイミング）と同期を取ってス
レーブＣＰＵ２へ供給するクロック信号を停止する。こ
れにより、スレーブＣＰＵ２は停止状態になり、スレー
ブＣＰＵ２の消費電力を削減することができる。

【００２８】図２は、本発明の実施の形態１におけるマ
ルチプロセッサ装置の処理手順を説明するためのフロー
チャートである。まず、スレーブＣＰＵ２は、アイドル
状態（マスタＣＰＵ１から依頼された処理を終了した状
態）になると、ＲＤＹビット７をセットする（Ｓ１）。
マスタＣＰＵ１は、ＲＤＹビット７をポーリングしてお
り、ＲＤＹビット７が“１”となった場合（Ｓ２，ＹＥ
Ｓ）、スレーブ停止ビット６をセットする（Ｓ３）。ス
レーブ停止ビット６がセットされることにより、クロッ
ク制御回路８はクロック信号を停止してスレーブＣＰＵ
２を停止状態にする。

【００２９】マスタＣＰＵ１は、共有メモリ３にスレー
ブＣＰＵ２に対するコマンドと処理データとを書込み
（Ｓ４）、スレーブ停止ビット６をリセットする（Ｓ
５）。スレーブ停止ビット６がリセットされることによ
り、クロック制御回路８はスレーブＣＰＵ２に対してク
ロック信号の供給を再開する。

【００３０】スレーブＣＰＵ２は、Ｓ１においてＲＤＹ
ビット７をセットした後、スレーブ停止ビット６をポー
リングしており、スレーブ停止ビット６が“０”となる
のを検出して停止状態が解除されたことを知る。スレー
ブＣＰＵ２は、停止状態が解除された後、ＲＤＹビット
７をリセットし（Ｓ６）、共有メモリ３からマスタＣＰ
Ｕ１が書込んだコマンドと処理データとを読込む（Ｓ
７）。そして、スレーブＣＰＵ２は、コマンドに従った
処理を実行した後（Ｓ８）、共有メモリ３に対してステ
ータスと処理結果を書込む（Ｓ９）。そして、スレーブ
ＣＰＵ２は、再びＲＤＹビット７をセットする（Ｓ１
０）。

【００３１】マスタＣＰＵ１は、ＲＤＹビット７が
“１”となったことを検出し（Ｓ１１，ＹＥＳ）、スレ
ーブ停止ビット６をセットすることにより、スレーブＣ
ＰＵ２へ供給されるクロック信号を停止し（Ｓ１２）、
共有メモリ３からスレーブＣＰＵ２が書込んだステータ
スと処理結果とを読込む（Ｓ１３）。そして、マスタＣ
ＰＵ１は、ステップＳ４へ戻り以上の処理を繰返す。

【００３２】本実施の形態においては、スレーブＣＰＵ
２を停止状態にするために、クロックの供給を停止して
いるが、スレーブＣＰＵ２の動作モード制御、たとえば
ホールド等が可能である場合には、クロックの供給を停
止する代わりにスレーブＣＰＵ２を停止モードにする
か、またはスレーブＣＰＵ２をリセット状態にしてスレ
ーブＣＰＵ２の動作を停止するようにしてもよい。ま
た、本実施の形態においては、１個のマスタＣＰＵ１と
１個のスレーブＣＰＵ２により構成されているが、スレ
ーブＣＰＵ２を複数個の構成にすることも可能である。

【００３３】以上説明したように、スレーブＣＰＵ２が
アイドル状態にあるときに、マスタＣＰＵ１によって停
止状態にされるので、スレーブＣＰＵ２の消費電力を削
減することが可能となり、また従来のような共有メモリ
３に対するアクセスを調停するための複雑な調停回路が
不要となる。さらには、スレーブＣＰＵ２がマスタＣＰ
Ｕ１からの処理依頼をポーリングする必要がなくなり、
停止状態が解除されると同時に処理を開始することが可
能となるので、迅速な処理が可能である。

【００３４】［実施の形態２］図３は、本発明の実施の
形態２におけるマルチプロセッサ装置の概略構成を示す
ブロック図である。マルチプロセッサ装置は、マスタＣ
ＰＵ１と、スレーブＣＰＵ２と、共有メモリ３と、バス
バッファ４および５と、スレーブＣＰＵ２のクロック信
号の制御を行なうためのクロック制御回路８と、インバ
ータ９と、クロック制御回路８から出力されるＨＡＬＴ
信号の状態を保持するためのＨＡＬＴビットのレジスタ
１５と、スレーブＣＰＵ２に対して起動を要求するため
のスレーブ起動ビットのレジスタ１６と、スレーブＣＰ
Ｕ２からの指示によってクロック制御回路８にクロック
の停止指示信号を出力するための停止ビットのレジスタ
１７とを含む。

【００３５】通常状態においては、停止ビット１７はリ
セット状態であり、クロック制御回路８に入力される停
止指示信号はインアクティブである。クロック制御回路
８は、停止指示信号がインアクティブの場合には、スレ
ーブＣＰＵ２に対してクロック信号を供給し、ＨＡＬＴ
信号をロウレベルにし、バスバッファ５をアクティブに
する。したがって、スレーブＣＰＵ２のバス１１が共有
メモリ３のバス１２に接続され、スレーブＣＰＵ２から
共有メモリ３に対するアクセスが可能である。

【００３６】スレーブＣＰＵ２は、アイドル状態になる
と、自らの動作を停止するために、停止ビット１７をセ
ットする。クロック制御回路８は、停止指示信号がアク
ティブになると、スレーブＣＰＵ２へのクロック信号を
停止するとともに、ＨＡＬＴ信号をハイレベルにする。
ＨＡＬＴ信号がハイレベルになることにより、バスバッ
ファ４がアクティブとなり、マスタＣＰＵ１のバス１０
が共有メモリ３のバス１２に接続される。

【００３７】マスタＣＰＵ１が共有メモリ３にアクセス
する場合、ＨＡＬＴビット１５が“１”（スレーブＣＰ
Ｕ２が停止状態）であることを確認した後、共有メモリ
３に対するアクセスを行なう。

【００３８】停止ビット１７は、１ビットのレジスタで
あり、スレーブＣＰＵ２によってセットすることが可能
である。また、停止ビット１７は、マスタＣＰＵ１がス
レーブ起動ビット１６をセットすることによりリセット
される。

【００３９】ＨＡＬＴビット１５は、マスタＣＰＵ１の
アドレス空間上に割付けられた１ビットのレジスタであ
り、マスタＣＰＵ１はプログラム操作によって読取るこ
とが可能である。また、スレーブ起動ビット１６は、マ
スタＣＰＵ１のアドレス空間上に割付けられた１ビット
のレジスタであり、マスタＣＰＵ１がプログラム操作に
よってセット／リセットすることが可能である。

【００４０】マスタＣＰＵ１は、共有メモリ３へのアク
セスが終了すると、スレーブ起動ビット１６をセット
し、停止ビット１７をリセットすることによりスレーブ
ＣＰＵ２の停止状態を解除するとともに、共有メモリ３
に対するアクセス権をスレーブＣＰＵ２に渡す。

【００４１】図４は、本発明の実施の形態２におけるマ
ルチプロセッサ装置の処理手順を示すフローチャートで
ある。まず、スレーブＣＰＵ２は、アイドル状態になる
と停止ビット１７をセットする（Ｓ２１）。マスタＣＰ
Ｕ１は、ＨＡＬＴビット１５をポーリングしており、Ｈ
ＡＬＴ信号が“１”になったとき（Ｓ２２，ＹＥＳ）、
共有メモリ３に対してコマンドと処理データを書込む
（Ｓ２３）。そして、マスタＣＰＵ１は、スレーブ起動
ビット１６をセットする（Ｓ２４）。スレーブ起動ビッ
ト１６のセットにより、起動信号にロウレベルのパルス
が出力され、停止ビット１７がリセットされる。この停
止ビット１７のリセットにより、停止指示信号はロウレ
ベルとなり、クロック制御回路８はスレーブＣＰＵ２へ
のクロック信号の供給を再開するとともに、ＨＡＬＴ信
号をロウレベルにし、スレーブＣＰＵ２のバス１１と共
有メモリ３のバス１２とを接続する。

【００４２】スレーブＣＰＵ２は、停止状態が解除され
た後、マスタＣＰＵ１によって書込まれた共有メモリ３
のコマンドと処理データとを読出し（Ｓ２５）、コマン
ドに従った処理を実行する（Ｓ２６）。スレーブＣＰＵ
２は、共有メモリ３にアクセスし、ステータスと処理結
果を書込み（Ｓ２７）、再び停止ビット１７をセットす
る（Ｓ２８）。

【００４３】マスタＣＰＵ１は、ＨＡＬＴビット１５を
ポーリングしており、ＨＡＬＴビットが“１”となった
とき（Ｓ２９，ＹＥＳ）、共有メモリ３にアクセスし、
スレーブＣＰＵ２が書込んだステータスと処理結果とを
読出す（Ｓ３０）。そして、マスタＣＰＵ１は、ステー
タＳ２３へ戻り、以上の処理を繰返す。

【００４４】以上説明したように、本実施の形態におけ
るマルチプロセッサ装置は、スレーブＣＰＵ２がアイド
ル状態にあるときに、自らを停止状態にするので消費電
力の削減が可能になるとともに、従来のような共有メモ
リへのアクセスを調停するための調停回路が不要とな
る。また、スレーブＣＰＵ２は、マスタＣＰＵ１からの
処理依頼をポーリングする必要がなくなり、停止状態が
解除されると同時に処理を開始することが可能となるの
で、迅速な処理が可能になる。

【００４５】［実施の形態３］図５は、本発明の実施の
形態３におけるマルチプロセッサ装置の概略構成を示す
ブロック図である。マルチプロセッサ装置は、マスタＣ
ＰＵ１と、スレーブＣＰＵ２と、共有メモリ３と、バス
バッファ４および５と、スレーブＣＰＵ２のクロック信
号を制御するためのクロック制御回路８と、インバータ
９と、共有メモリに対するアクセス状況を検出するため
の共有メモリアクセス検出回路２０とを含む。

【００４６】共有メモリアクセス検出回路２０は、共有
メモリのバス１２に接続され、共有メモリのアクセス状
況を監視する回路である。共有メモリアクセス検出回路
２０は、マスタＣＰＵ１とスレーブＣＰＵ２との共有メ
モリ３に対するアクセスを監視し、予め設定された一定
時間内に発生する連続アクセスの途切れを検出するため
の回路である。すなわち、マスタ／スレーブ方式のマル
チプロセッサ装置においては、共有メモリ３に対するア
クセス要求が連続して発生することに着目したものであ
る。共有メモリへのアクセスは、次に、示す４種類の連
続したアクセス要求が所定の時間をおいて繰返されるこ
とによって行なわれる。

【００４７】（１）マスタＣＰＵ１によるコマンドと
データの書込。（２）スレーブＣＰＵ２によるコマンドとデータの読
取。

【００４８】（３）スレーブＣＰＵ２によるステータ
スとデータの書込。（４）マスタＣＰＵ１によるステータスとデータの読
取。

【００４９】図６は、共有メモリアクセス検出回路２０
の回路構成の一例を示す図である。共有メモリアクセス
検出回路２０は、共有メモリ３へのアクセス要求が発生
したときにリセットされ、共有メモリ３へのアクセス要
求が所定時間ない場合に出力をセットするカウンタ２２
および２８と、インバータ２３および２９と、ＪＫフリ
ップフロップ２４および３０と、Ｄフリップフロップ２
５および３１と、ＮＡＮＤゲート２６および３２と、Ｒ
Ｓフリップフロップ２７とを含む。

【００５０】図７は、図６に示す共有メモリアクセス検
出回路２０のタイミングチャートである。まず、マスタ
ＣＰＵ１が共有メモリ３に対してコマンドとデータを書
込むときに、に示すタイミングでカウンタ２２の出力
信号１ａがロウレベルとなる。マスタＣＰＵ１による、
共有メモリ３に対する最後のアクセスの後、所定時間が
経過したに示すタイミングでカウンタ２２の出力１ａ
がハイレベルとなる。同じタイミングでインバータ２３
の出力１ｂが立下がり、この立下がりによってＪＫフリ
ップフロップ２４の出力信号１ｃが反転する。信号１ｃ
の立上がりの１クロック後に、Ｄフリップフロップ２５
の出力信号１ｄがハイレベルとなり、その結果ＮＡＮＤ
ゲート２６の出力信号１ｅに１クロック分のロウレベル
のパルスが出力される。このパルスによってＲＳフリッ
プフロップ２７の出力信号である停止指示信号がロウレ
ベルとなる。

【００５１】次に、スレーブＣＰＵ２が共有メモリ３か
らコマンドとデータとを読取る際に発生するアクセス要
求によって、に示すタイミングでカウンタ２８の出力
信号２ａがロウレベルとなる。そして、スレーブＣＰＵ
２が共有メモリ３に対して最後のアクセス要求を行なっ
た後、所定時間経過後にに示すタイミングでカウンタ
２８の出力信号２ａがハイレベルとなる。同じタイミン
グでインバータ２９の出力２ｂが立下がり、この立下が
りによってＪＫフリップフロップ３０の出力信号２ｃが
反転する。

【００５２】さらに、スレーブＣＰＵ２が共有メモリ３
にステータスとデータを書込む際に、に示すタイミン
グでカウンタ２８の出力信号２ａがロウレベルとなる。
そして、スレーブＣＰＵ２が共有メモリ３に対して最後
のアクセス要求を行なった後、所定時間経過したに示
すタイミングで、カウンタ２８の出力信号２ａがハイレ
ベルとなる。同じタイミングでインバータ２９の出力信
号２ｂが立下がり、この立下がりによってＪＫフリップ
フロップ３０の出力信号２ｃがロウレベルとなる。信号
２ｃが立下がった後、１クロック後にＤフリップフロッ
プ３１の出力信号２ｄが立下がり、その結果ＮＡＮＤゲ
ート３２の出力信号２ｅに１クロック分のロウレベルの
パルスが出力される。この出力信号２ｅのパルスによっ
て、ＲＳフリップフロップ２７の出力である停止指示信
号がハイレベルとなる。

【００５３】さらに、マスタＣＰＵ１が共有メモリ３か
らステータスとデータを読取る際に発生するアクセス要
求によって、に示すタイミングでカウンタ２２の出力
信号１ａがロウレベルとなる。マスタＣＰＵ１が最後に
共有メモリ３にアクセスした後、所定時間経過後にに
示すタイミングで、カウンタ２２の出力信号１ａがハイ
レベルとなる。同じタイミングでインバータ２３の出力
２ｂが立下がり、この立下がりによってＪＫフリップフ
ロップ２４の出力信号１ｃがロウレベルとなる。

【００５４】その後、マスタＣＰＵ１がコマンドとデー
タを書込む際に発生するアクセス要求によって、に示
すタイミング以降の各信号の変化が繰返される。

【００５５】ＲＳフリップフロップ２７の出力信号であ
る停止指示信号がハイレベルのときはバスバッファ４を
イネーブル状態にすることによってマスタＣＰＵ１のバ
ス１０と共有メモリ３のバス１２とを接続する。また、
バスバッファ５をディスエーブルにすることによってバ
スバッファ５の出力をハイインピーダンスにする。

【００５６】停止指示信号がロウレベルになったとき
に、バスバッファ４がディスエーブルとなり、バスバッ
ファの出力がハイインピーダンスとなる。また、停止指
示信号がロウレベルとなったときに、バスバッファ５を
イネーブルにすることにより、スレーブＣＰＵ２のバス
１１と共有メモリ３のバス１２とを接続する。

【００５７】以上説明したように、共有メモリアクセス
検出回路２０は、スレーブＣＰＵ２のアイドル状態を自
動的に検出し、スレーブＣＰＵ２のクロック信号を停止
するとともに、共有メモリ３に対するアクセス権の切換
を行なうので、スレーブＣＰＵ２の消費電力を削減する
ことができ、従来のような共有メモリへのアクセス要求
の調停を行なうための調停回路が不要になる。

【００５８】さらには、スレーブＣＰＵ２は、マスタＣ
ＰＵ１からの処理依頼をポーリングする必要がなく、ス
レーブＣＰＵ２の停止状態が解除されると同時にスレー
ブＣＰＵ２が処理を開始することが可能になるので、迅
速な処理が可能になる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるマルチプロセッ
サ装置の概略構成を示すブロック図である。

【図２】本発明の実施の形態１におけるマルチプロセッ
サ装置の処理手順を示すフローチャートである。

【図３】本発明の実施の形態２におけるマルチプロセッ
サ装置の概略構成を示すブロック図である。

【図４】本発明の実施の形態２におけるマルチプロセッ
サ装置の処理手順を示すフローチャートである。

【図５】本発明の実施の形態３におけるマルチプロセッ
サ装置の概略構成を示すブロック図である。

【図６】図５の共有メモリアクセス検出回路２０の回路
構成の一例を示す図である。

【図７】図５の共有メモリアクセス検出回路２０のタイ
ミングチャートである。

【図８】従来のマルチプロセッサ装置の概略構成を示す
ブロック図である。

【符号の説明】

１マスタＣＰＵ２スレーブＣＰＵ３共有メモリ４，５バスバッファ６スレーブ停止ビットのレジスタ７ＲＤＹビットのレジスタ８クロック制御回路９インバータ１５ＨＡＬＴビットのレジスタ１６スレーブ起動ビットのレジスタ１７停止ビットのレジスタ２０共有メモリアクセス検出回路

Claims

【特許請求の範囲】

【請求項１】第１のＣＰＵが共有メモリへアクセスす
るとき、第２のＣＰＵを停止状態にするための停止手段
と、前記停止手段によって前記第２のＣＰＵが停止状態にあ
るときは前記第１のＣＰＵのバスを前記共有メモリのバ
スに接続し、前記停止手段によって前記第２のＣＰＵが
動作状態にあるときは前記第２のＣＰＵのバスを前記共
有メモリのバスに接続するためのバス選択手段とを含む
マルチプロセッサ装置。
【請求項２】前記停止手段は、前記第２のＣＰＵに入
力されるクロック信号を停止することによって前記第２
のＣＰＵを停止状態にする、請求項１記載のマルチプロ
セッサ装置。
【請求項３】第１のＣＰＵからの指示によって該第１
のＣＰＵを停止状態にし、該第１のＣＰＵの停止状態を
第２のＣＰＵに通知するための停止手段と、前記停止手段によって前記第１のＣＰＵが停止状態にあ
るときは前記第２のＣＰＵのバスを前記共有メモリのバ
スに接続し、前記停止手段によって前記第１のＣＰＵが
動作状態にあるときは前記第１のＣＰＵのバスを前記共
有メモリのバスに接続するためのバス選択手段と、前記第２のＣＰＵからの指示によって前記停止手段によ
る第１のＣＰＵの停止状態を解除するための解除手段と
を含むマルチプロセッサ装置。
【請求項４】第１のＣＰＵおよび第２のＣＰＵによる
共有メモリへのアクセス状況を検出するための検出手段
と、前記検出手段によって検出されたアクセス状況に基づい
て共有メモリのバスを前記第１のＣＰＵのバスか前記第
２のＣＰＵのバスのいずれかに接続するためのバス選択
手段と、前記バス選択手段が前記共有メモリのバスを前記第１の
ＣＰＵのバスに接続しているときは、前記第２のＣＰＵ
を停止状態にするための停止手段とを含むマルチプロセ
ッサ装置。
【請求項５】前記検出手段は、所定時間以下の間隔で
発生する前記共有メモリへのアクセス群を検出し、当該
アクセス群を所定回検出したときに前記バス検出手段に
バスの接続の切換を指示する、請求項４記載のマルチプ
ロセッサ装置。