JPH0654488B2

JPH0654488B2 - プロセツサ

Info

Publication number: JPH0654488B2
Application number: JP61052448A
Authority: JP
Inventors: 雅嗣亀谷
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1986-03-12
Filing date: 1986-03-12
Publication date: 1994-07-20
Anticipated expiration: 2009-07-20
Also published as: JPS62210564A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、シングル・プロセツサまたはマルチ・プロセ
ツサを構成するのに好適なプロセツサに関する。

〔従来の技術〕

従来、マルチ・プロセツサ・システムは、例えば特開昭
59-208666号公報に示されるように、１つのＣＰＵとメ
モリ、他のプロセツサエレメントとマスタ・スレーブ動
作するバス・スイツチ等から成る。このような単一ＣＰ
Ｕによるプロセツサ・エレメントで構成されるマルチ・
プロセツサ・システムでは、外乱の少ない専用タスク処
理に関する限り問題はないが、知能化された制御処理等
システムに要求される処理内容が高級化してくると、デ
ータベースやシステムステータスの管理，データベース
やセンサ情報に基づく知識処理系の構成，多重割込み処
理，マルチ・ジヨブ機能等がバツク・グラウンド的な処
理系サポートが必須となり、リアルタイムマルチ・タス
キング，マルチ・ジヨブをサポートできる高級なオペレ
ーテイングシステム上で高級言語によりそれらの処理を
記述し、実行するのが一般的である。

〔発明が解決しようとする問題点〕

上述した従来のマルチ・プロセツサ・システムにおい
て、高速化のメインとなるリアルタイム制御処理もマル
チ・タスキングでサポートされるタスクの１つとして位
置付けられるため、タスク・スイツチ・オーバーヘツド
や並列処理スケジユールの乱れ等からきめ細かな密結並
列処理を行えないのが現状であるか。そのため、スーパ
ーバイザ・システムとしてスーパーミニコン等により知
能処理系を並列処理による制御処理系から分離する方式
を採ることが多いが、並列処理系と知能処理系の通信が
疎になりがちである、各プロセツサのローカルな内部ス
テータスを管理するのにオペレーテイングシステムオー
バーヘツドを要する知能処理の分散化，システム管理の
分散化などの特性が生かされず、実質的な価格性能比の
低下をもたらす、制御処理系の処理性能の拡張に応じて
それに見合つた知能処理系の処理性能の拡張及び２系間
の通信スループツト向上が図り難い等の問題がある。し
たがつて、特に制御処理系の制御ループが高速化した場
合、知能処理系と制御処理系とで比較的大きなデータが
高速に授受される必要があり、ハードウエア構成上上記
の問題が大きなネツクとなつて価格性能比を著しく低下
させることになる。

本発明の目的は、汎用的な処理に適したマルチ・プロセ
ツサ・システム又は単一プロセツサ・システムの実質的
な処理性能をバランス良く効率的に向上させることが可
能なプロセツサを提供することにある。

〔問題点を解決するための手段〕

本発明の上記の目的は、シングル・プロセツサ又はマル
チ・プロセツサを構成するためのプロセツサにおいて、
そのプロセツサを構成するベース・プロセツサ・エレメ
ント内にそれぞれローカルメモリを有する２つのＣＰＵ
と、それらのフツクのＣＰＵからアクセスできるデユア
ル・ポートＲＡＭ（ＤＰＲ）と、２つのＣＰＵが共に利
用可能な共通バスへいずれか一方のＣＰＵを接続する共
通バス・スイツチ回路とを備えることにより達成され
る。

〔作用〕

本発明のプロセツサはベース・プロセツサ・エレメント
に設けた２つのＣＰＵを１つのプロセツサのごとく動作
させるハードウエア・アーキテクチユアを提供する。ま
た、制御処理系とデータベースやセンサ情報に基づく知
能処理系の高い独立性に注目して、メインＣＰＵのメイ
ン処理系に制御処理系を割り当てて制御演算等を他のベ
ース・プロセツサ・エレメントとの密結合並列処理によ
り実行させ、割込み処理やシステム管理，知識処理等、
バツクグラウンド的要素の強い処理を知能処理系として
メインＣＰＵのバツクグラウンド処理系及びバツクグラ
ウンドＣＰＵに割り当てて、メインＣＰＵの制御処理系
をパツクアツプする。それによつて、タスク・スイツチ
・オーバーヘツドや並列処理を乱す割込み要因をできる
だけ取り除き、独立性の強い２つの処理系を高効率で並
列に運用することができるため、２台のＣＰＵの処理性
能を加算して実質的にベース・プロセツサ・エレメント
の処理性能を２倍に向上させるとともに、ベース・プロ
セツサ・エレメントを複数結合するマルチ・プロセツサ
・システムにおいても、従来の２倍の総合処理性能と、
ベース・プロセツサ・エレメントの増設に対応して制御
処理系と知能処理系のバランスのとれた処理性能拡張と
を実現することができる。

以下、本発明の実施例を図面を参照して説明する。

第１図は本発明のプロセッサの構成を示すもので、この
図において、マルチ・プロセツサ・システムを構成する
ベース・プロセツサ・エレメント（ＢＰＥ）１の内部構
成は、２つのＣＰＵ１５，１６（ＣＰＵθとＣＰＵ１）
から成り、この２つのＣＰＵ１５，１６間専用の通信機
構としてデユアルポートＲＡＭ（ＤＰＲ）１７と、他の
ベース・プロセツサ・エレメント（ＢＰＥ）との通信を
行うためにいずれかのＣＰＵを２つのＣＰＵ間の共通バ
スであるＢＰＥローカルバス１２へ接続するために、共
通バス・スイツチ制御回路２２によつて矛盾なくスイツ
チ制御されるマルチ・プレクス・バスバツフア２３とか
らなる共通バス・スイツチ２４を設けてＣＰＵ１５，１
６間、およびベース・プロセツサ・エレメント（ＢＰ
Ｅ）間の通信処理を行う構造を採つている。また、２つ
のＣＰＵ１５，１６は、それぞれにローカルメモリ１
８，２０やローカルＩ／Ｏ１９，２１等を有し、通常は
独立して動作可能になつている。また、ＣＰＵ間の通信
をサポートするデユアル・ポート・ＲＡＭ（ＤＰＲ）１
７の特徴として、互いのＣＰＵ１５，１６への通信用割
込みライン３２，３３を持つており、それを利用したオ
バーヘツドの小さいＣＰＵ１５，１６間通信機能を挙げ
ることができる。ベース・プロセツサ・エレメント１の
ローカルバス１２上にはベース・プロセツサ・エレメン
トのローカルメモリ６やローカルＩ／Ｏ７が接続される
と共に、他のベース・プロセツサ・エレメントとの共通
のバスラインを構成し、しかもシステム共有メモリ９や
システム共有Ｉ／Ｏ１０が接続されるシステムバス１４
に接続するためのシステムバス・スイツチ８が設けられ
ている。このシステムバス・スイツチ８はアービテーシ
ヨンライン１３によつてシステムバス１４へのアクセス
に関するバス調停処理を行い、矛盾なくシステムバス１
４上の共有資源を利用したり、他のベース・プロセツサ
・エレメントとの通信処理を行つてベース・プロセツサ
・エレメント間で並列処理を実行できるようになつてい
る。

第５図は、デユアルポートＲＡＭ（ＤＰＲ）１７のハー
ドウエアブロツク図を示すもので、この図においてデユ
アルポートＲＡＭ（ＤＰＲ）１７は２つのＣＰＵ１５，
１６間の共有される共有メモリとみなすことができ、２
つのＣＰＵ１５，１６のデユアルポートＲＡＭ（ＤＰ
Ｒ）へのアクセスを符号７７〜８０で示す各プロセツサ
のアクセス要求信号、アクセス許可信号使つて調停する
アービタ６０と、アービタ６０からのイネーブル信号７
５，７６に従つてＣＰＵからのバス６４，６５を内部バ
ス６６へスイツチするバス・スイツチ６１，６２と、内
部バス６６のアドレス，制御線をデコードしメモリ・イ
ネーブル信号８１や割込み制御信号７３，７４を発生す
るデコーダ６７と、これに加えて各ＣＰＵへの割込み信
号３２，３３をセツト，リセツトするためにデコーダ６
７の発生する割込み制御信号７３，７４によつて動作す
るフリツプフロツプ６８，６９等から成つている。特徴
的なデユアルポートＲＡＭ（ＤＰＲ）のＣＰＵ間通信用
割込み機能は、デユアルポートＲＡＭ（ＤＰＲ）の特定
の番地にＣＰＵθへ割込みを発生するレジスタとＣＰＵ
１へ割込みを発生するレジスタをそれぞれ設けて、同時
にそれらをお互いのＣＰＵへの命令レジスタと定義し
て、命令の授受と割込みの発生とを同時に行う。ＣＰＵ
１がＣＰＵθへ命令を伝達する場合を例にとると、まず
ＣＰＵ１がＣＰＵθに実行させたい命令属性を自身のレ
ジスタ等にセツトしてそれをデユアルポートＲＡＭ（Ｄ
ＰＲ）上のＣＰＵθへの命令レジスタ（割込み発生用レ
ジスタ）にストアすると、デコーダ６７がＣＰＵθへの
命令レジスタがアクセスされたことをデユアルポートＲ
ＡＭ（ＤＰＲ）の内部バス６７を監視しデコードするこ
とによつて知りＣＰＵθへの命令レジスタ・アクセス信
号パルスをアクセス信号７３を使つて送出してフリツプ
・プロツプ６８に信号７０の値をラツチする。なお、
初期状態はRESET信号７２によつてＱがＨＩ，がＬＯ
にセツトされているため、上記の動作でＱにＬＯ，に
ＨＩが出力され、ＬＯアクテイブであるＣＰＵθへの割
込み信号３０がＣＰＵθに対してアクテイブになる。

次に割込みを受付けたＣＰＵθは、自身の割込みサービ
スルーチンの中で、実行すべき命令を得るために再びＣ
ＰＵθへの命令レジスタを参照し、指示されている命令
を設み出すと、同様にしてデコーダ６７はそのアクセス
状況を監視しておりＣＰＵθへの命令レジスタ・アクセ
ス信号パルスをアクセス信号７３を使いフリツプ・フロ
ツプ６８に対して出力して、ＨＩである７０をラツチ
しＱにＨＩを出力する。すなわち、ＣＰＵθへの割込み
発生ライン３２を非アクテイブにする。上述のシーケン
スにより一連の割込み発生から受付けに至る動作とソフ
トウエア的な命令授受に関する動作を同時にかつ最小の
オーバーヘツドで実行することができる。

第１図に戻り、ベース・プロセツサ・エレメント（ＢＰ
Ｅ）１内のＣＰＵθ又はＣＰＵ１のバス２８又は２９の
うちいずれか一つを選択し、ＣＰＵθとＣＰＵ１の共有
バスとみなせるＢＰＥローカルバス１２として出力する
ためのバス切換制御（バス・スイツチ）を行う共通バス
・スイツチ２４は、前述したように共有バス・スイツチ
制御回路２２とそれによつて制御されるマルチ・プレク
ス・バスバツフア２３とから構成される。そのバス・ス
イツチ制御は、ＣＰＵθをマスタ、ＣＰＵ１をスレーブ
とした場合に簡単には第４図に示すＮＯＲ回路８３，Ｎ
ＡＮＤ回路８４を備える共有バス・スイツチ・ロジツク
により行われる。その特徴的なバス・スイツチ制御シー
ケンスを第２図のタイム・チヤートとともに説明する。
まず２つのＣＰＵのローカルバス２８，２９の獲得権
は、常にそれぞれのＣＰＵ側にあり他のバス上のデハイ
スから侵害を受けることはない（，）。ＣＰＵθの
共有バス（ＢＰＥローカルバス１２）アクセク要求は
に示すように常にアクテイブになつており、ＣＰＵ１の
共有バスアクセス要求はに示す常に必要に応じてアク
テイブになる。すなわち、ＣＰＵ１が共有バスを獲得し
ている時、以外は、常にＣＰＵθ側が共有バスを獲得し
ている。第２図に示す例ではａでＣＰＵ１が共有バス
アクセス要求８７を出力し、それを受けてＣＰＵθがそ
の時点で実行している命令処理を終え共有バス権を放棄
できる状態になつたら直ちにａでホールト・アクノリ
ツヂ８２を出力して、ａでＣＰＵθ共有バス・アセク
ス許可信号８５（ゲート８３でドライブされる）を非ア
クテイブにするとともにａに示す様に共有バスを放棄
する。また、ａでＣＰＵθ自身はホールト状態にはい
り、同時にａでＣＰＵ１の共有バス・アクセス許可信
号８６（ゲート８４によつてドライブされる）がアクテ
イブになつてａに示すようにバス・スイツチ・バツフ
ア２３のＣＰＵ１側が選択され、ＣＰＵ１に共有バスの
使用権が移る。ＣＰＵ１が共有バスの使用を終えて共有
バスを放棄しても良い時刻になつたら、ＣＰＵ１共有バ
ス・アクセス要求８７をｂに示すように非アクテイブ
にする。すると直ちにｂでＣＰＵθ共有バス・アクセ
ス許可信号８５がアクテイブになつてバス・スイツチ・
バツフア２３のＣＰＵθ側が選択され、ＣＰＵθに共有
バスの使用権が移つた後、ｂでＣＰＵθのホールト・
アクノリツヂが解除され、ｂでＣＰＵθはホールト状
態から実動状態へ移行する。及びはＣＰＵθ及びＣ
ＰＵ１それぞれの実動状態を示している。上述したよう
なマスタ（ＣＰＵθ），スレーブ（ＣＰＵ１）動作を行
うため、ＣＰＵθはＣＰＵ１に共有バスの使用権が移つ
ている間（ａ−ｂ）と、バススイツチを行いかつバ
スの電気的，タイミング的特性を矛盾なく調整するわず
かの間（ｂ−ｂ）との合計時間ホールト状態となり
実動しない。すなわち、実動権から言えば、ＣＰＵ１の
方がマスタ的に動作することになる。ホールト時間が長
くなりすぎてＣＰＵθの動作がさまたげられないよう
に、１データ転送ごとに共有バスの使用権をＣＰＵθへ
移すモードを設けている。しかし、後述するように、Ｃ
ＰＵθをメインＣＰＵとして、ＣＰＵ１を知能処理等を
行うバツク・グラウンドＣＰＵとしてＣＰＵθを支援す
る形で使用し、かつマルチ・プロセツサ構成を採つた場
合にベース・プロセツサ・エレメント（ＢＰＥ）単位で
機能分散構造の分散知識ベース形態を採用することによ
つて多くの必要データは自身の近くから入手可能とな
り、大半のデータ通信はデユアルポートＲＡＭ（ＤＰ
Ｒ）を利用して行うことができる。そのため、ベース・
プロセツサ・エレメント（ＢＰＥ）間で知識情報の交信
を行う率は、ＣＰＵθが密結合並列処理のため他のベー
ス・プロセツサ・エレメント（ＢＰＥ）と情報の交信を
行う率に比べて十分小さく、本発明によるＣＰＵθの処
理能力損失はごくわずかであるとみなすことができる。
また、ＣＰＵθのバツク・アツプやシステム管理を行う
ものとしてＣＰＵ１の役割を固定した場合は、ＣＰＵθ
の動作制御権をＣＰＵ１に持たせる方が管理面等で有効
であり、本発明の共有バス制御は、上述したようなロー
カル分散処理に適したものであると言える。

次に上述した本発明のプロセツサの一般動作を第２図に
より詳述する。

第３図はＣＰＵθがメインの制御演算を行い、ＣＰＵ１
が知識ベース（分散型）やセンサ情報等に基づく知能処
理やシステム管理を行いＣＰＵθをバツクグラウンドで
バツクアツプするものとし、ローカル分散処理を行うと
仮定している。また、マルチ・プロセツサ構成を採つて
いる場合は、各ベース・プロセツサ・エレメント（ＢＰ
Ｅ）は他のベース・プロセツサ・エレメント（ＢＰＥ）
とともにメインでは密結合並列処理，バツクグラウンド
では疎結合並列処理を行うものと仮定している。３５は
時間軸に沿つたＣＰＵ１の処理の流れを示しており、３
６，３７，３８は同様にＣＰＵθの処理の流れを示して
いる。共有資源としては、ベース・プロセツサ・エレメ
ント（ＢＰＥ）内のＣＰＵθ，ＣＰＵ１間のローカルな
共有メモリであるデユアルポートＲＡＭ（ＤＰＲ）と、
マルチ・プロセツサ構成の場合すべてのベース・プロセ
ツサ・エレメント（ＢＰＥ）からアクセス可能なシステ
ムバス１４上のシステム共有資源とがある。４７，４
８，５４，５９がＣＰＵθとＤＰＲとの通信を示し、４
６，５３，５６，５８がＣＰＵ１とＤＰＲとの通信を示
している。同様に、５７がＣＰＵθとシステム共有資
源、５１がＣＰＵ１とシステム共有資源との通信を示し
ており、システム共有資源側から観測すればいずれも、
ベース・プロセツサ・エレメント（ＢＰＥ）からのアク
セスとみなされる。また、５０がデユアルポートＲＡＭ
（ＤＰＲ）上の割込み機能を利用したＣＰＵθへの割込
みを示し、５５が同様にＣＰＵ１への割込みを示してい
る。４９はＣＰＵ１からＣＰＵθへ共有バス・アクセス
要求信号と、それに対応するＣＰＵθからの共有バス・
アクセス許可信号とのハンドシエークの状況を示してお
り、５２は一旦ＣＰＵ１によつて獲得された共有バスが
放棄されその使用権が再びＣＰＵθへ移る様子を示して
いる。８８，８９は他のＢＰＥからのシステム共有資源
へのアクセスを示している。９０，９１は知識の一部分
としてＣＰＵ１の処理中に外界情報であるローカルなセ
ンサ情報が取り込まれている様子を示しており、同様
に、９２，９３は他のＢＰＥにも共有されている共有セ
ンサ情報がＣＰＵθ，ＣＰＵ１に取り込まれている様子
を示している。ＣＰＵθ及びＣＰＵ１の処理内容につい
ては、ＣＰＵθはメイン処理系で、他のベース・プロセ
ツサ・エレメント（ＢＰＥ）のＣＰＵθとともに知能機
械システムの一部分、例えば人間型知能ロボツトの腕の
部分の制御を行うために必要な数多くの制御演算タスク
をできるだけ並列度が向上するように分担し合い高効率
の密結合並列処理３６ｂ，３８ｂを実行しているものと
し、演算プロセツサ等の補助プロセツサへ処理を依頼し
た後の空き時間や、他のベース・プロセツサ・エレメン
ト（ＢＰＥ）との同期処理時に生ずる空き時間及び、他
のベース・プロセツサ・エレメントＢＰＥやＣＰＵ１及
び共有資源からの割込みによる処理依頼時にバツクグラ
ウンド処理系としてＣＰＵ１と共同で３６ａ，３８ａに
示す知能処理，システム管理等を行い、ＣＰＵ１の処理
３５と合わせて知能処理系を構成する。このベース・プ
ロセツサ・エレメント（ＢＰＥ）で実行される知能処理
系は、腕部分のうちのさらに一部分、例えば筋肉部分に
関する情報群がデータ・べースとして保持されており、
ローカル・センサ情報もそれに関連の深いものが知覚情
報として取り込まれ、それらによつて構成されるローカ
ルな機能分散データベースを基本にして筋肉部分に関す
る知能処理を実行し、メイン処理系で実行されている制
御演算全体をバツクアップするものとしている。

以上のような仮定に基づくシステムにおいて、第３図に
示すＣＰＵθ及びＣＰＵ１の処理の流れを簡単に追つて
みる。まずＣＰＵθ及びＣＰＵ１はそれぞれ第３図に示
す処理３６，３５を実行しており、ＣＰＵ１は早急にＣ
ＰＵθとの通信の必要が生じて３９の時点でデユアルポ
ートＲＡＭ（ＤＰＲ）に通信メツセージを書き込み、通
信内容を命令としてＣＰＵθへの命令レジスタへ書き込
む操作４６を行う。それに対応して、ＣＰＵθへの割込
み５０が生じ、ＣＰＵθのバツクグラウンド処理系でデ
ユアルポートＲＡＭ（ＤＰＲ）がアクセスされ必要な情
報の通信４７が行われる。４０の時点では、ＣＰＵθ
が、ハンドシエークする必要のないＣＰＵ間の共有デー
タをたれ流し的にデユアルポートＲＡＭ（ＤＰＲ）へ書
き込んだり、デユアルポートＲＡＭ（ＤＰＲ）から読み
出したりしている。種々のセンサ情報も、センサ側が主
体となつて割込みにより逐次処理されたり、必要に応じ
てプログラム中で参照されたりして知識の一部として取
り込まれる。次にＣＰＵ１が他のベース・プロセツサ・
エレメント（ＢＰＥ）との交信を行うためシステム共有
資源との通信の必要が生じ、４９で共通バス（ＢＰＥロ
ーカルバス）１２の使用権を獲得し、４１の時点でシス
テム共有メモリとの通信５１を行い、完了したら５２で
共通バスの使用権を再びＣＰＵθへ移している。その間
ＣＰＵθはホールト状態３７に保たれ、５２によりホー
ルト状態が解除されると処理３６の続きである処理３８
を続行する。以後、４２の時点ではＣＰＵ１とデユアル
ポートＲＡＭと（ＤＰＲ）でＣＰＵ間共有データのたれ
流し通信が行われ、４３の時点ではＣＰＵθからＣＰＵ
１へ命令付きのハンドシエーク・データの通信が３９と
同様に実行されている。４４ではＣＰＵθとシステム共
有資源との通信５７が行われており、通信内容は、バツ
クグラウンド処理３８ａにおいては知能処理に関する通
信、メイン処理３８ｂにおいては、制御演算等に関する
密結合並列処理データの通信が行われ、その際ＣＰＵ１
の処理や動作への影響はまつたく無い。４５は、ＣＰＵ
θ及びＣＰＵ１のデユアルポートＲＡＭ（ＤＰＲ）との
たれ流し通信がほぼ同時刻に行われている様子を示して
いるが、アービタ６０による適切なアービテーシヨン・
コントロールによつてお互いの処理や動作に何の支障も
なく通信処理が実行されている。

以上の様な、ローカルな分散データベースにより知能処
理系及びそれにバツクアツプされた制御処理系を本発明
のプロセツサにより実現する場合、大半の知能処理はデ
ユアルポートＲＡＭ（ＤＰＲ）を介してベース・プロセ
ツサ・エレメント（ＢＰＥ）内のＣＰＵ間で実行すれば
良く、たまにその処理結果や他のベース・プロセツサ・
エレメント（ＢＰＥ）による知能処理結果をやりとりす
るためにシステム共有資源をアクセスすれば良いため、
システム内の通信ノード間でごく自然に最良の通信スル
ープツトを実現できるとともに、それによつて制御処理
系と知能処理系がほぼ完全に独立して並列動作できるた
め処理性能を確実に２倍化することが可能となる。ま
た、ＢＰＥを増設することで、知能処理系の処理性能
と、制御処理系の処理性能が比例して増加し、常に両者
のバランスのとれた処理性能を提供することができる。

本発明の実施例によれば、マルチ・プロセツサ・システ
ム又は単一プロセツサ・システムの基本となるプロセツ
サ・エレメント（ベース・プロセツサ・エレメント：Ｂ
ＰＥ）を２つのＣＰＵで構成し、それらを割込み機能付
のデユアルポートＲＡＭ（ＤＰＲ）と、マスタ・スレー
ブ動作により外部から観測した場合、単一ＣＰＵのごと
く見える双方のＣＰＵから共通に利用可能な共通バスと
で接続し、独立性の高いメイン処理系とバツクグラウン
ド処理系とを分離して２つのＣＰＵにそれぞれ受け持た
せ、２つのＣＰＵ間でのローカルな情報交換はデユアル
ポートＲＡＭ（ＤＰＲ）を介して行い、マルチ・プロセ
ツサ構成の場合の他のベース・プロセツサ・エレメント
（ＢＰＥ）との通信は共通バス（ＢＰＥローカルバス）
を通してシステムバス上のシステム共有資源を介して行
うことによりＢＰＥの性能を実質的に２倍化している。
また、本発明のプロセツサを使用してマルチ・プロセツ
サ・システムを構成する場合、バツクグラウンド処理系
のデータベースを機能分散化して各ＢＰＥ単位で持つこ
とにより、バツクグラウンド処理系においては大半がプ
ロセツサ内のローカルな通信でクローズし他のプロセツ
サと頻繁に通信を行う必要かなく、それにより通信ノー
ド間での通信スループツトが最適化されるためメインで
実行されている密結合並列処理に大きな影響を与えるこ
となくメイン処理系及びバツクグラウンド処理系の双方
でごく自然に高効率な並列処理を行うことができる。さ
らに、本発明のプロセツサの増設により、常にメイン処
理及びバツクグラウンド処理系双方でバランスのとれた
処理能力向上が図れる。

〔発明の効果〕

以上述べたように、本発明に上れば、汎用的な処理に適
したマルチ・プロセツサ・システム又は単一プロセツサ
・システムの実質的な処理性能をバランス良く効率的に
向上させることができる。

【図面の簡単な説明】

第１図は本発明のプロセツサにおけるベース・プロセツ
サ・エレメントの内部構成とそれによるマルチ・プロセ
ツサ・システムの一部分を示す図、第２図は本発明を構
成するベース・プロセツサ・エレメント内の２つのＣＰ
Ｕ間での共通バス（ＢＰＥローカル）スイツチ・シーケ
ンスを示す図、第３図はベース・プロセツサ・エレメン
ト内の２ＣＰＵ間での処理の流れを示す図、第４図は本
発明を構成する共有バス・スイツチの基本ロジツク図、
第５図は本発明を構成するデユアル・ポートＲＡＭのロ
ジツク・ブロツク図である。１…ベース・プロセツサ・エレメント（ＢＰＥ）、８…
システム・バス・スイツチ、１４…システム・バス、１
５…ＣＰＵθ（マスタ）、１６…ＣＰＵ１（スレー
ブ）、１７…ＤＰＲロジツク、２４…共通バス・スイツ
チ、３２…ＣＰＵθへの命令割込みライン、３３…ＣＰ
Ｕ１への命令割込みライン、７３…ＣＰＵθへの割込み
発生用フリツプ・フロツプ、７４…ＣＰＵ１への割込み
発生用フリツプ・フロツプ、８５…ＣＰＵθ共通バスア
クセス許可信号、８６…ＣＰＵ１共通バスアクセス許可
信号。

Claims

【特許請求の範囲】

【請求項１】コモンバスから供給される第１の情報と、
この第１の情報に関連する第２の情報とを処理するプロ
セッサにおいて、前記コモンバスを通して供給される第
１の情報を処理する第１のＣＰＵと、前記コモンバスを
通して供給される第２の情報を処理する第２のＣＰＵ
と、前記第１のＣＰＵまたは第２のＣＰＵの要求に応答
して、第１のＣＰＵまたは第２のＣＰＵで処理した情報
を記憶し、また記憶した情報を第１のＣＰＵまたは第２
のＣＰＵに出力するデュアルポートＲＡＭと、前記第１
のＣＰＵあるいは第２のＣＰＵを前記コモンバスに切替
えるスイッチ手段と、前記第１のＣＰＵあるいは第２の
ＣＰＵからの信号に応答して、前記第１のＣＰＵあるい
は第２のＣＰＵと前記コモンバスとを接続するように、
前記スイッチ手段を制御する制御手段とを備えたことを
特徴とするプロセッサ。
【請求項２】前記制御手段は、前記第１のＣＰＵあるい
は第２のＣＰＵの指示に応答して、前記第１のＣＰＵあ
るいは第２のＣＰＵが前記コモンバスに常接するように
前記スイッチ手段を制御することを特徴とする特許請求
の範囲第１項記載のプロセッサ。
【請求項３】前記制御手段は、前記第１のＣＰＵあるい
は第２のＣＰＵの指示に応答して、一方のＣＰＵに常接
しているコモンバスを他方のＣＰＵに切替え接続するよ
うにスイッチ手段を制御することを特徴とする特許請求
の範囲第１項記載のプロセッサ。
【請求項４】前記第１のＣＰＵあるいは第２のＣＰＵ
は、第２のＣＰＵあるいは第１のＣＰＵの動作を監視す
る手段を備えたことを特徴とする特許請求の範囲第１項
記載のプロセッサ。
【請求項５】前記第１のＣＰＵはメイン処理となる制御
処理系を構成し、前記第２のＣＰＵは前記第１のＣＰＵ
における制御演算をバックアップする処理およびデータ
ベースやセンサ情報に基づく知能処理を行う知能処理系
を構成したことを特徴とする特許請求の範囲第１項記載
のプロセッサ。
【請求項６】前記第１のＣＰＵ、第２のＣＰＵ、デュア
ルポートＲＡＭ、スイッチ手段および制御手段を集積し
て１チップ化したことを特徴とする特許請求の範囲第１
項記載のプロセッサ。
【請求項７】前記１チップ化したプロセッサをコモンバ
スに複数接続したことを特徴とする特許請求の範囲第６
項記載のプロセッサ。