JPH02135821A - 自己較正ａ―ｄおよびｄ―ａ変換器 - Google Patents
自己較正ａ―ｄおよびｄ―ａ変換器Info
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- JPH02135821A JPH02135821A JP1255115A JP25511589A JPH02135821A JP H02135821 A JPH02135821 A JP H02135821A JP 1255115 A JP1255115 A JP 1255115A JP 25511589 A JP25511589 A JP 25511589A JP H02135821 A JPH02135821 A JP H02135821A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、請求項１の前文による自己較正ＡＤおよび
Ｄ−Ａｉｌｉ器に関するものである。
Ｄ−Ａｉｌｉ器に関するものである。
種々の形式のシステムの間の最も重要かつ臨界的なイン
タフェースは一般にシステムのアナログ部分とディジタ
ル部分との間の接続である。その際にディジタル回路と
アナログ回路との間のインタフェースはＤ−Ａ変換器を
必要とし、またアナログ回路とディジタルとの間のイン
タフェースは相応にＡ−Ｄ変換器を必要とする。Ａ−Ｄ
変換器によりＤ−Ａ変換器が、またＤ−Ａ変換器により
Ａ−Ｄ変換器が構成され得る。もちろん実在しない理想
的変換器はディジタルまたはアナログ信号を遅れなしに
、また誤差なしにアナログまたはディジタル信号に変換
する。
タフェースは一般にシステムのアナログ部分とディジタ
ル部分との間の接続である。その際にディジタル回路と
アナログ回路との間のインタフェースはＤ−Ａ変換器を
必要とし、またアナログ回路とディジタルとの間のイン
タフェースは相応にＡ−Ｄ変換器を必要とする。Ａ−Ｄ
変換器によりＤ−Ａ変換器が、またＤ−Ａ変換器により
Ａ−Ｄ変換器が構成され得る。もちろん実在しない理想
的変換器はディジタルまたはアナログ信号を遅れなしに
、また誤差なしにアナログまたはディジタル信号に変換
する。
多くの形式のＡ−ＤおよびＤ−Ａ変換器では、予め定め
られた参照量から変換のために必要とされる別の量を導
き出す参照要素が必要とされる。
られた参照量から変換のために必要とされる別の量を導
き出す参照要素が必要とされる。
これらの参照要素は重み付けされた回路網を形成する。
実際に、重み付けされた回路網はたいてい抵抗、コンデ
ンサまたはトランジスタにより実現される。このような
変換器はたとえば、重み付けされた回路網がキャパシタ
ンスから成っている電荷再分配方式の変換器を１つの代
表例とする逐次近似の方法により動作する。
ンサまたはトランジスタにより実現される。このような
変換器はたとえば、重み付けされた回路網がキャパシタ
ンスから成っている電荷再分配方式の変換器を１つの代
表例とする逐次近似の方法により動作する。
米国特許第４，３９９，４２６号明細書から、逐次近似
および電荷分配の原理により動作するこのような変換器
は公知であり、この変換器は重み付けされたキャパシタ
ンスによる変換器回路網とならんで、それぞれ逐次近似
レジスタにより制御される少なくとも１つのキャパシタ
ンスによる較正および補正回路網を含んでいる。出力側
で回路網範囲はコンパレータと接続されており、その出
力は逐次近似レジスタに帰還されている。逐次近似レジ
スタは１つの演算装置と接続されており、それにより較
正過程で理想的な重み付けまたはビット分解能のために
必要とされる較正および補正回路網の補正キャパシタン
スが決定され、また記憶される。
および電荷分配の原理により動作するこのような変換器
は公知であり、この変換器は重み付けされたキャパシタ
ンスによる変換器回路網とならんで、それぞれ逐次近似
レジスタにより制御される少なくとも１つのキャパシタ
ンスによる較正および補正回路網を含んでいる。出力側
で回路網範囲はコンパレータと接続されており、その出
力は逐次近似レジスタに帰還されている。逐次近似レジ
スタは１つの演算装置と接続されており、それにより較
正過程で理想的な重み付けまたはビット分解能のために
必要とされる較正および補正回路網の補正キャパシタン
スが決定され、また記憶される。
その後に変換過程では演算装置により、当該の補正キャ
パシタンスが変換器の各キャパシタンスに対応付けられ
ているスイッチにより接続されるように計らう０本方法
はキャパシタンスによらない回路網要素でも実行可能で
ある。
パシタンスが変換器の各キャパシタンスに対応付けられ
ているスイッチにより接続されるように計らう０本方法
はキャパシタンスによらない回路網要素でも実行可能で
ある。
Ａ−ＤおよびＤ−Ａ変換器の自己較正のための他の可能
性は、必要な誤差量を求めるためにマイクロコンピュー
タを使用することにある。
性は、必要な誤差量を求めるためにマイクロコンピュー
タを使用することにある。
マイクロコンビエータの使用は、かなりの占有面積を要
するので、ビット分解能の高い変換器において初めて関
心をひく、２つまたはそれ以上の逐次近似レジスタの使
用は回路が複雑になり、また変換器の占有面積が大きく
なることに通ずる。
するので、ビット分解能の高い変換器において初めて関
心をひく、２つまたはそれ以上の逐次近似レジスタの使
用は回路が複雑になり、また変換器の占有面積が大きく
なることに通ずる。
本発明の課題は、回路技術的複雑さを比較的少なくし、
また占有面積を小さくすることを可能にする自己較正Ａ
−ＤおよびＤ−Ａ変換器を提供することである。
また占有面積を小さくすることを可能にする自己較正Ａ
−ＤおよびＤ−Ａ変換器を提供することである。
（ｔ１題を解決するための手段〕
この課題は、冒頭に記載した種類の自己較正Ａ−Ｄおよ
びＤ−Ａ変換器において請求項１の特徴部分に記載の手
段によって解決される。
びＤ−Ａ変換器において請求項１の特徴部分に記載の手
段によって解決される。
本発明は、変換のためにいずれにせよ使用される逐次近
似レジスタを補正値を求めるためにも使用するという考
え方に基づいている。こうして逐次近似レジスタが二重
に使用され得る。
似レジスタを補正値を求めるためにも使用するという考
え方に基づいている。こうして逐次近似レジスタが二重
に使用され得る。
本発明の有利な実施例は請求項２にあげられている。
本発明は、変換器の複雑さおよび占有面積を顕著に減じ
得るという利点を有する。さらに本発明は、通常の変換
器、アルゴリズム変換器または冗長変換器に同じ仕方で
有利に使用され得る。
得るという利点を有する。さらに本発明は、通常の変換
器、アルゴリズム変換器または冗長変換器に同じ仕方で
有利に使用され得る。
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
細に説明する。
第１図によれば、変換器のキャパシタンス回路網は２つ
の回路網範囲、すなわち重み付けされたキャパシタンス
による変換器回路！１ＳＷＣＮを有する範囲およびキャ
パシタンスによる較正および補正回路網ＫＣＮを有する
範囲に分割されている。
の回路網範囲、すなわち重み付けされたキャパシタンス
による変換器回路！１ＳＷＣＮを有する範囲およびキャ
パシタンスによる較正および補正回路網ＫＣＮを有する
範囲に分割されている。
変換器回路網ＷｃＮは共通の節点を有し、この節点に較
正および補正回路網ＫＣＮも、通常結合キャパシタンス
を介して、接続されている。この節点は場合によっては
別の結合キャパシタンスの使用のもとにコンパレータＫ
に通じている。コンパレータにの出力端は逐次近似レジ
スタＳＡＲの入力端に導かれている。逐次近似レジスタ
の出力端は一方では変換器の図示されていない出力端を
形成し、他方では両マルチプレクサＭＵＸ １およびＭ
ｔＪＸ２にも演算装置ｉＲＷにも導かれている。演算装
置ＲＷは導線を介してマルチプレクサＭＵＸ２と接続さ
れており、他方マルチプレクサＭＵＸ１は較正論理回路
ＫＬに接続されている別の入力端を存する。マルチプレ
クサＭＵＸ１のｎ個の出力端は変換器回路網ＷＣＮのｎ
個のキャパシタンスに対応付けられているスイッチを制
御し、またマルチプレクサＭＵＸ２のｉ個の出力端は較
正および補正回路Ｎ４ＫＣＮのｉ個のキャパシタンスに
対応付けられているスイッチを制御する。較正および補
正回路網ＫＣＮのキャパシタンスの数ｉは通常は変換器
回路Ｎ４ＷＣＮのキャパシタンスの数ｎよりも小さいの
で、この数に相応する数の逐次近似レジスタＳＡＨの出
力端のみがマルチプレクサＭＵＸ２または演算装置ＲＷ
に導かれている。
正および補正回路網ＫＣＮも、通常結合キャパシタンス
を介して、接続されている。この節点は場合によっては
別の結合キャパシタンスの使用のもとにコンパレータＫ
に通じている。コンパレータにの出力端は逐次近似レジ
スタＳＡＲの入力端に導かれている。逐次近似レジスタ
の出力端は一方では変換器の図示されていない出力端を
形成し、他方では両マルチプレクサＭＵＸ １およびＭ
ｔＪＸ２にも演算装置ｉＲＷにも導かれている。演算装
置ＲＷは導線を介してマルチプレクサＭＵＸ２と接続さ
れており、他方マルチプレクサＭＵＸ１は較正論理回路
ＫＬに接続されている別の入力端を存する。マルチプレ
クサＭＵＸ１のｎ個の出力端は変換器回路網ＷＣＮのｎ
個のキャパシタンスに対応付けられているスイッチを制
御し、またマルチプレクサＭＵＸ２のｉ個の出力端は較
正および補正回路Ｎ４ＫＣＮのｉ個のキャパシタンスに
対応付けられているスイッチを制御する。較正および補
正回路網ＫＣＮのキャパシタンスの数ｉは通常は変換器
回路Ｎ４ＷＣＮのキャパシタンスの数ｎよりも小さいの
で、この数に相応する数の逐次近似レジスタＳＡＨの出
力端のみがマルチプレクサＭＵＸ２または演算装置ＲＷ
に導かれている。
同じくこの数は演算装置ＲＷとマルチプレクサＭＵＸ２
との間の接続線の数に相応している。
との間の接続線の数に相応している。
両マルチプレクサの入力端は、較正過程ＣＰに対する信
号Ｃもしくは補正過程を有する変換過程ＷＰに対する信
号Ｗが与えられ得る制御端子ＳＥにより制御される。較
正過程に対する信号Ｃの印加の際に、信号Ｃに相応する
両マルチプレクサの入力端は能動化され、また通過接続
される。較正経過はそれ自体は公知の仕方で進行する。
号Ｃもしくは補正過程を有する変換過程ＷＰに対する信
号Ｗが与えられ得る制御端子ＳＥにより制御される。較
正過程に対する信号Ｃの印加の際に、信号Ｃに相応する
両マルチプレクサの入力端は能動化され、また通過接続
される。較正経過はそれ自体は公知の仕方で進行する。
他方において変換過程に対する信号Ｗが与えられると、
通常の変換過程に対して規範的なマルチプレクサ回路Ｍ
ＵＸ １の入力端が変換器回路網ＷＣＮのスイッチに通
過接続される。変換器回路網のキャパシタンスを補正す
るため、次いで演算装置ＲＷが、相応の入力端を通過接
続するマルチプレクサ回路ＭＵＸ２により較正および補
正回路ｗ４ＫｃＮの必要な補正キャパシタンスを制御す
る。
通常の変換過程に対して規範的なマルチプレクサ回路Ｍ
ＵＸ １の入力端が変換器回路網ＷＣＮのスイッチに通
過接続される。変換器回路網のキャパシタンスを補正す
るため、次いで演算装置ＲＷが、相応の入力端を通過接
続するマルチプレクサ回路ＭＵＸ２により較正および補
正回路ｗ４ＫｃＮの必要な補正キャパシタンスを制御す
る。
逐次近似レジスタの特に有利な実施例はドイツ連邦共和
国特許出願公開筒３６２９８３２．８号明細書に示され
ている。そこに説明されている逐次近似レジスタはさら
に、異なった語長を較正または変換段階で使用する可能
性を与える。逐次近似レジスタをシフトされて通過する
論理１はその際にそれぞれ既に決定された桁の数を示す
、タッピングに応じて例えばフリップフロップにより較
正および変換過程の終了のための信号が発生され得る。
国特許出願公開筒３６２９８３２．８号明細書に示され
ている。そこに説明されている逐次近似レジスタはさら
に、異なった語長を較正または変換段階で使用する可能
性を与える。逐次近似レジスタをシフトされて通過する
論理１はその際にそれぞれ既に決定された桁の数を示す
、タッピングに応じて例えばフリップフロップにより較
正および変換過程の終了のための信号が発生され得る。
第２図には、変換器回路１！ＩＷｃＮのスイッチに対応
付けられている較正論理回路ＫＬおよびマルチプレクサ
回路ＭＵＸ１の回路部分を実現するための１つの実施例
が示されている。変換器回路網ＷＣＮの１つのスイッチ
に対応付けられているマルチプレクサ部分は、トランス
ファゲートとして動作する両トランジスタＴ１およびＴ
２から成っている。端子ＳＥに与えられている信号に応
じてトランジスタＴ１もしくはトランジスタＴ２が導通
接続される０両トランジスタの出力回路は一方では互い
に、また変換器回路網ＷｃＮと接続されており、また他
方ではトランジスタＴ１では逐次近似レジスタＳＡＨの
出力端と、またトランジスタＴ２では較正論理回路ＫＬ
の出力端と接続されている。この較正論理回路は、変換
器回路１ｉＩＷＣＮのなかに含まれている較正すべき重
み付はキャパシタンスの数ｎと同数の段を有する。較正
論理回路は段から段へと次々と接続される論理電位Ｆｉ
により、また図示されていない進行制御部から発生され
る制御信号ＫＡにより制御される。信号Ｆｉは各クロッ
クによりそれぞれすぐ次の段Ｆ（ｉ−１）に次々と接続
される。
付けられている較正論理回路ＫＬおよびマルチプレクサ
回路ＭＵＸ１の回路部分を実現するための１つの実施例
が示されている。変換器回路網ＷＣＮの１つのスイッチ
に対応付けられているマルチプレクサ部分は、トランス
ファゲートとして動作する両トランジスタＴ１およびＴ
２から成っている。端子ＳＥに与えられている信号に応
じてトランジスタＴ１もしくはトランジスタＴ２が導通
接続される０両トランジスタの出力回路は一方では互い
に、また変換器回路網ＷｃＮと接続されており、また他
方ではトランジスタＴ１では逐次近似レジスタＳＡＨの
出力端と、またトランジスタＴ２では較正論理回路ＫＬ
の出力端と接続されている。この較正論理回路は、変換
器回路１ｉＩＷＣＮのなかに含まれている較正すべき重
み付はキャパシタンスの数ｎと同数の段を有する。較正
論理回路は段から段へと次々と接続される論理電位Ｆｉ
により、また図示されていない進行制御部から発生され
る制御信号ＫＡにより制御される。信号Ｆｉは各クロッ
クによりそれぞれすぐ次の段Ｆ（ｉ−１）に次々と接続
される。
較正段階ではトランジスタＴ２は導通し、また次々と変
換器回路網ＷＣＮのすべてのキセノ〈シタンスが回路網
のそれぞれより低く重み付けされたキャパシタンスと比
較され、また較正および補正回路＋４！４ＫＣＨの補正
キャパシタンスまたはキャパシタンス値が確認される。
換器回路網ＷＣＮのすべてのキセノ〈シタンスが回路網
のそれぞれより低く重み付けされたキャパシタンスと比
較され、また較正および補正回路＋４！４ＫＣＨの補正
キャパシタンスまたはキャパシタンス値が確認される。
変換段階ではトランジスタＴ２は遮断し、またトランジ
スタＴＩにより逐次近似レジスタＳＡＲの出力端が変換
器回路網ＷＣＮのスイッチに接続される。
スタＴＩにより逐次近似レジスタＳＡＲの出力端が変換
器回路網ＷＣＮのスイッチに接続される。
第１図は逐次近似の方法による本発明によるＡ−Ｄ変換
器の原理回路図、第２図は較正論理回路とスイッチを制
御するためのマルチプレクサとの１つの実施例の回路図
である。 Ｋ・・・コンパレータ ＫＣＮ・・・較正および補正回路網 ＫＬ・・・較正論理回路 ＭＵＸ １、ＭＵＸ２・・・マルチプレクサＲＷ・・・
演算装置 ＳＡＲ・・・逐次近似レジスタ ＳＥ・・・制御端子 ＷＣＮ・・・変換器回路網 ＩＧ２
器の原理回路図、第２図は較正論理回路とスイッチを制
御するためのマルチプレクサとの１つの実施例の回路図
である。 Ｋ・・・コンパレータ ＫＣＮ・・・較正および補正回路網 ＫＬ・・・較正論理回路 ＭＵＸ １、ＭＵＸ２・・・マルチプレクサＲＷ・・・
演算装置 ＳＡＲ・・・逐次近似レジスタ ＳＥ・・・制御端子 ＷＣＮ・・・変換器回路網 ＩＧ２
Claims (1)
- 【特許請求の範囲】 １）制御装置（ＳＡＲ、ＫＬ、ＲＷ、ＭＵＸ１、ＭＵＸ
２、ＳＥ）から変換および補正段階ならびに較正段階を
実行するため回路網要素に対応付けられているスイッチ
を介して制御され、またコンパレータ（Ｋ）を介して制
御装置に帰還されている重み付けされた変換器回路網（
ＷＣＮ）および較正および補正回路網（ＫＣＮ）を有す
る逐次近似の原理による自己較正Ａ−ＤおよびＤ−Ａ変
換器において、制御装置（ＳＡＲ、ＫＬ、ＲＷ、ＭＵＸ
１、ＭＵＸ２、ＳＥ）が単一の逐次近似レジスタ（ＳＡ
Ｒ）を含んでおり、それにより変換器回路網（ＷＣＮ）
および較正および補正回路網（ＫＣＮ）が多重化作動で
制御可能であることを特徴とする自己較正Ａ−Ｄおよび
Ｄ−Ａ変換器。 ２）変換器回路網（ＷＣＮ）に対して、または較正およ
び補正回路網（ＫＣＮ）に対して、入力側で較正論理回
路（ＫＬ）または演算装置（ＲＷ）と、またそれぞれ逐
次近似レジスタ（ＳＡＲ）の対応付けられている出力端
と接続されている各１つのマルチプレクサ装置（ＭＵＸ
１、ＭＵＸ２）が設けられていることを特徴とする請求
項１記載の変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP88116238A EP0360922B1 (de) | 1988-09-30 | 1988-09-30 | Selbstkalibrierender A/D- und D/A-Wandler |
| EP88116238.2 | 1988-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135821A true JPH02135821A (ja) | 1990-05-24 |
| JP3095756B2 JP3095756B2 (ja) | 2000-10-10 |
Family
ID=8199412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01255115A Expired - Lifetime JP3095756B2 (ja) | 1988-09-30 | 1989-09-29 | 自己較正ａ―ｄおよびｄ―ａ変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4970515A (ja) |
| EP (1) | EP0360922B1 (ja) |
| JP (1) | JP3095756B2 (ja) |
| AT (1) | ATE94007T1 (ja) |
| DE (1) | DE3883762D1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100682244B1 (ko) * | 2000-08-18 | 2007-02-15 | 매그나칩 반도체 유한회사 | 클럭 피드스루 및 애퍼처 불확정도를 줄인아날로그-디지털 변환 장치 |
| US8512022B2 (en) | 2005-05-23 | 2013-08-20 | Fine Technics Co., Ltd. | Apparatus and method for supplying powder quantitatively and material supplying apparatus including the apparatus for supplying powder |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP3248304B2 (ja) * | 1993-07-07 | 2002-01-21 | 松下電器産業株式会社 | Ｄａｃ出力値算出回路 |
| DE19512495C1 (de) * | 1995-04-04 | 1996-08-14 | Siemens Ag | Verfahren zur Selbstkalibrierung eines A/D- oder D/A-Wandlers |
| US6191715B1 (en) | 1998-10-29 | 2001-02-20 | Burr-Brown Corporation | System for calibration of a digital-to-analog converter |
| US6417794B1 (en) * | 1999-09-09 | 2002-07-09 | Cirrus Logic, Inc. | System and apparatus for digitally calibrating capacitors in an analog-to-digital converter using successive approximation |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4077035A (en) * | 1976-05-10 | 1978-02-28 | International Business Machines Corporation | Two-stage weighted capacitor circuit for analog-to-digital and digital-to-analog converters |
| US4517549A (en) * | 1980-08-25 | 1985-05-14 | Oki Electric Industry Co., Ltd. | Weighted capacitor analogue-digital converters |
| US4399426A (en) * | 1981-05-04 | 1983-08-16 | Tan Khen Sang | On board self-calibration of analog-to-digital and digital-to-analog converters |
| NL8402023A (nl) * | 1984-06-27 | 1986-01-16 | Philips Nv | Halfgeleiderinrichting met een niet-vluchtige geheugentransistor. |
| JPH0628340B2 (ja) * | 1985-12-24 | 1994-04-13 | ソニ−・テクトロニクス株式会社 | アナログ・デジタル変換装置用校正方法 |
| US4679028A (en) * | 1986-03-31 | 1987-07-07 | Motorola Inc. | Fault detection algorithm for successive-approximation A/D converters |
| ATE113770T1 (de) * | 1986-09-02 | 1994-11-15 | Siemens Ag | Sukzessives approximations-register. |
-
1988
- 1988-09-30 AT AT88116238T patent/ATE94007T1/de not_active IP Right Cessation
- 1988-09-30 DE DE88116238T patent/DE3883762D1/de not_active Expired - Lifetime
- 1988-09-30 EP EP88116238A patent/EP0360922B1/de not_active Expired - Lifetime
-
1989
- 1989-09-29 JP JP01255115A patent/JP3095756B2/ja not_active Expired - Lifetime
- 1989-09-29 US US07/415,058 patent/US4970515A/en not_active Expired - Lifetime
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| US9333676B2 (en) | 2005-05-23 | 2016-05-10 | Fine Technics Co., Ltd. | Apparatus and method for supplying powder quantitatively and material supplying apparatus including the apparatus for supplying powder |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0360922A1 (de) | 1990-04-04 |
| JP3095756B2 (ja) | 2000-10-10 |
| ATE94007T1 (de) | 1993-09-15 |
| DE3883762D1 (de) | 1993-10-07 |
| US4970515A (en) | 1990-11-13 |
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