JPS60114033A - アナログ‐デイジタル変換器の校正回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １１悲Ｌ１ この発明は一般的には連続的な近似舶アナログーディジ
タル変換器に関し、より特定的には、１９７２年１１月
１４日にＲ１ｃｈａｒｄ　Ｖ　ａｎ　３　ａｕｎに対し
許可されたアメリカ合衆国特許第３，７０３．００２号
および同時係属中の特許出願において開示されたタイプ
の剰余の再循環システムを用いる変換器に関する。

１１へ１１ 従来、剰余の再循環システムを使用するアナログ−ディ
ジタル変換器は、製品として製造することが困難であり
かつ高価であった。この変換器は多くの構成要素を必要
とし、かつこのため、構成要素における許容誤差の変差
は正確なシステムを極端に高価なものにした。種々の構
成要素は、結集された許容誤差の影響を減少Ｊるように
調和されなければならず、かつ調和されることができな
い構成要素は熟練した技術者によって手動的に調製され
なければならない。非常に正確でありかつ構成要素から
構成要素への最小限の許容誤差の変差を有する他の構成
要素が必要とされた。これらの要因のすべては゛、アナ
ログ−ディジタル変換器を非常に高価なものにする原因
となった。

５および１／２の数字の精度を得るために、変換器（ま
、アメリカ合衆国特許第３，７０３．００２号の゛剰余
の再循環を用いるアナログ−ディジタル変換器およびイ
ンディケータ″において開示された口れらの付加的な構
成要素を必費どした。

Ｖ　ａｎ　５ａｕｎシステムの精度を増大覆るときに、
高い分解能にそして正確なシステムに重大な誤差を引起
こすスイッチ電荷注入現象のＪ：う（ｒ多くの望ましく
ない影響が存在する。たとえばＶａｎＳａｕｎシステム
において用いられる電Ｗ効果トランジスタスイッチのよ
うな他の構成要素によって、変換器の使用期間中の温度
変化が重大な誤差を誘起して最終的なシステムを不正確
にＪるということが発見された。

増幅器の場合には、高い精度を得るために、増幅器（ま
個別的に手動的に調整されて帯域幅または周波数応答に
適合させなければならない。所望の過渡応答を達成する
ために、この手動調整は、ある場合にはＡシロスコープ
上の波形を観察しながら特定の応答を達成するためにコ
ンデンリを加えまたは削除することを意味する。

さらに発展されると、コモンモード除去＃ｉ差を避ける
ための以前の方法は、安価に高い粘度を得るためには不
充分であった。増幅器を統合づるときに、１２０ｄＢの
理論上の］モンモード除去比は、従来のＣＭＯ８集積回
路技術では得ることができないということが発見された
。コンビコータの分析およびシミコレ−ジョンは、密接
にモニタされた製品！！造状況においてさえ、製品にお
ける１１０ｄＢのコモンモード除去比を伴なう増幅器の
実現の可能性を示しているが、そのような］モンモード
除去比を伴なう装置の受入れ可能な生産でさえ繰返し得
ることは不可能であった。

広範囲の実験によって、双方向スイッチを介して流れる
電流のｈ向は所望の高いレベルの粘度に重大な影響を有
するということが測定され１．：、、スイッチはまた典
型的には、１℃あたり１％の１／２ないし６／１０の温
度係数を有し、かつこれは、０から７０℃までの広い渇
度鞘囲にわたって機能しなければならない装置に不正確
さを誘発寸のに十分であった。

先行技術の剰余の再循環システムを検査するときに、記
憶コンデンサを充電するために、いくつかのフォロア増
幅器が必要とされるということが判断された。コストを
減少するために、フォロア増幅器のいくつかを取除くこ
とが必要である。フォロア増幅器としての機能を正規の
演ｔｉ！Ｊ増幅器に持たせる試みがなされたが、これｔ
ｉｔ不成υＪであっｌこ　。

先行技術に関する他の問題点は、現存１する増幅器は十
分に速くはなくかつ速度を増入りるために付加的な増幅
器を加える必要があり、これは増幅器を安定させるため
に付加的な補償の必要性をもたらすということであった
。

飼加的な増幅器は、変換器回路のＯｗＪ整におけるト１
加的な問題点を作り出した。従来用いられた種々のシス
テムは、多くの増幅器のために、多くのオフセット誤差
を有する傾向があった。このことは、回路の０伯を決定
する校正を非常に、困難にし、かつ時間を浪費させた。

上述の問題点は解決されるとは思われずかつ偶然の出来
事が発生するまで技術は進歩していなかった。多数の実
験的なブレッドボードの１つがデストされた一方で、配
線が切断された。配線が切断されたブレッドボードは大
きなオフ廿ツ１〜を有するが、線形性は優れていた。こ
のことは、単一方向性のスイッチがスイッチの問題点を
解決しかつ△／Ｄ回路上の基準電圧を変化させることが
増幅器の問題を取除くということの実現をもたらした。

このことは結局、多くの構成要素を取除くことによって
増幅器回路の簡略化を現実的なレベルまで導いた。

簡略化の努力から発展して、アナ［１グーデイジタル変
換サイクルの異なる部分の期間中にい（つかの機能を実
行）するように１つのアナログ−ディジタル増幅器が製
造され得るということが判断された。解決策によって、
大きなオフセラ１〜を取除きかつ所望の出力精度をもた
らす適正なオー］−ゼロ技術が発見された。

ざらに、先行技術のシステムは基準点Ｎ１ｔｆを受ｔ」
ヤ）ツ＜、イこでは、アノ−ログ入力を追跡する際にデ
ィジタル出力が不連続になるということが判断された。

従来、このことは、再循環剰余アナログ−ディジタル変
換システムに固有の特徴であると考えられていた。

Ｌ この発明は、構成要素の数を減らしかつすべての構成要
素を通常の特定された許容誤差内で動作させて失敗の間
の間隔を増大することによって、増大されたシステムの
信頼性を有する、低価格のアナログ−ディジタル変換ｉ
を提供するものである。

この発明はさらに、成る期間にわたる振動および衝撃に
よって変化する傾向を有する先行技術のボランショメー
タを取除くことによって必要とされる周波数の校正を減
らし、がっこれにＪ：って全体的な精度に影響を及ぼす
構成要素のドリフトの数を減らすものである。

この発明の上述のおよび付加的な刊貞（、Ｌ、添イ４さ
れた図面に関連して以下の詳ｌｌｌな説明を読むことに
よって当業者にとって明白となるであろう。

０？ｔＬ、へ友ｉ例−Δ旦Ｉ− まず、第１図を参照して全体を観察すると、制御された
間隔をおいてアナログ信号を入力するための、従来の商
業的に利用されているサンプルおよびボールド回路９が
示されている。このサンプルおよびホールド回路９は、
△／Ｄ変換回路１２へ出力を与えるＯ／△変操回路１ｏ
に接続されている。Ａ／Ｄ変換回路１２には、ブートス
トラップ電源１４から電力が供給される。０／Ａおよび
△／Ｄ変換回路は、制御論理回路１６によって制御され
、この回路１６は、従来の校正メモリ１７に接続された
従来の商業的に利用可能なマイクロプロセッサ１５に向
けられている。Ｄ／△変換回路１０は、精密な電圧基準
回路１８からの基準電圧または電位を用いる。

］）／Ａ変換回路１ｏは、梯子形の抵抗回路網１３を備
えたＤ／Ａ増幅器１１を含んでいる。この梯子形の抵抗
回路網１３は、複数の梯子形抵抗から構成されており、
これは、好ましい実施例にＡ３いて（ま７個であり、参
照番号１９’、にいＩ）２５によって連続的に指定され
ている。抵抗の各／ンは、先ＩＩＪる抵抗のイ８数の抵
抗値を有してＪ３す、各抵抗を２進値で川みづけする。

梯子形の抵抗回路網１３はその一端において、Ｄ／Ａ増
幅器１１の負または反転入力に接続されている。

回路網における梯子形抵抗の各々の他方の端部は、１対
のディジタル＠御された梯子形スイッチに接続され、こ
れらのスイッチは各々、参照番号２６ないし３７によっ
て個々に指定され（いる。

梯子形の抵抗２５は基準回路１８の正電圧に接続されて
ｌ）／Ａ増幅器１１の反転入力における電位に永続的な
オフセットを提供する。梯子形スイッチの各々の対の奇
数番号２７．．２９．３１．３３゜３５および３７は負
電圧基準回路１８に接続され、一方で偶数１１号のスイ
ッチ２６．２８，３０，３２．３４おＪ：び３６（ま参
照番号８で示されたアナ［ｌグハ通７ノース電Ｍｌに接
続される。Ｄ／Ａ増幅器１１を横切って配置されている
のはＤ／Ａ利得設定抵抗３８である。

Ｄ／△増幅器１１の出力はＡ／Ｄ変換回路１２へ接続さ
れ、かつ特にＡ／Ｄ増幅器４０への作動的な接続を有し
ている。△／（〕コンパ１ノータフ／増幅器４０１ま、
出力ノード４５に接続された△／１）利得設定抵抗４４
によってブリッジ結合される。

Ａ／Ｄ利得段定抵抗４４はＡ／Ｄ入力抵抗４２の一端へ
接続され、この抵抗４２は、その他端においてＤ／Ａ増
幅器１１へ接続され、かつ上記一端においてオー１−ゼ
ロ（ＡＺ＞記憶コンデンサ４６へ接続される。ＡＺ記記
憶コンシンｊ゛４６はさらに△／Ｄコンパレータ／増幅
器４０の負入力へ接続される。

Ａ／Ｄコンパレータ／増幅器４０の負入力および△／Ｄ
］ンパレータ／増幅器４０の出力はさらに、ディジタル
１的に１ｌＪＩ２Ｉｌされた△２スイッチ４７によって
ブリッジ接続され、このスイッチ４７は増幅器制御スイ
ッチどして説明される一群のスイッチのうちの１つであ
る。ス（−ア１またはストア１スイツチ４８はＡ／Ｄコ
ンパレータ／増幅器４０の出力とＡ／Ｄ利得設定抵抗／
Ｉ／Ｉとの間に配置される。ディジタル的に制御された
゛°比較″′スイッヂ５０は、ストア１またはストア２
スイツチ４８と△／Ｄ利ｖ９設定抵抗４４との接合＾（
；に接続され、かつその導通状態においてそのＩＣ合部
をアナログ共通アース電位８へ接続する。

△／Ｄコンパレータ／増幅器４０の正入力はディジタル
的に制御された’　Ａ　Ｚ　”スイッチ４９へ接続され
る。△／Ｄコンパレータ／増幅器４０の正の入力と出力
とをブリッジ接続し−（いるのは、２対のディジタル的
に制御されたスイッチ、リ−すわち“ストア１″スイツ
チ５２おＪ：び°゛ストア３″スイツヂ５４、これに並
列に配Ｖｔさ１また″゛ストア２″スイツヂ５３よび“
スト−；ｐ　／ＩＴスイッチ５５である。ストア１スイ
ツチ５２とストア１″スイツチ５４との間に接続されて
いるの１ま゛°△記憶′。

＝１ンデンナ５８であり、これはアナ［１グ共通アース
電位８へ接続されている。ストア１スイツチ５３とスト
ア４スイツチ５５との間で゛１］配憶″コンデンサ６０
に接続され、このコンデンサ−６０はさらにアナログア
ース電位８へ接続さ１１−Ｃいる。

導線６４を介する主アナログ入力は、＋１ンプルおよび
ホールド回路９に接続され、さらにディジタル的に制す
１１された“入力°′スイッヂ６２を介してＡ／Ｄ−］
ンバレータ／増幅器４０の正の入力へ接続される。

ブートストラップＣＢＳ＞電源１４は、ＡＩＤ変換回路
１２へ接続され、さらに゛’ＢＳフＡロア″増幅器６６
を含み、この増幅器６６は、ＢＳフォロア抵抗６８によ
ってその負入力ａ）よび出力を横切ってブリッジ接続さ
れている。ＢＳフォロア増幅器の負入力は、ＢＳ入力制
限抵抗７０と、１対の反対方向に制限するツＴナーダイ
Ａ−ドア２および７３とによってＡＩＤ増幅器４０の出
力へ接続される。ＢＳフォロア増幅器６６の正の入力は
、Ａ／Ｄコンバレ１−タ／増幅器４０の１の入力ど、入
力スイッチ６２と、ストア３スイツチ５／１ど、ストア
１スイツチ５５と、オー１〜ゼロスイツチ４９どに接続
されている。

ＢＳフォロア増幅器６６の出力は、２つの電源設定ツェ
ナーダイオード７６および７８の間に接続され、これら
のツェナーダイオードはそれらの反対方向の端部におい
て各々＋および−のバイアス抵抗８０および８２へ接続
されている。バイアス設定抵抗８０および８２の端部は
各々正および負の電源電位へ接続されているａ電源設定
ツェナーダイＡ−ドア６および７８と、＋および−のバ
イアス抵抗８０および８２との間の接合部は各々″電源
フォロア”トランジスタ８４および８６の各々のベース
へ接続されている。電源フォロア８４および８６は、−
Ｆおよび−の電源型４ｉ１の間に配置されている。電源
フォロアトランジスタ８４および８６の間に配置されて
いるのはコンデンサ８７である。導線８８および９０の
近くの電源フォロア１〜ランジスタはＡ／Ｄコンパレー
タ／増幅器１０の電源として接続される。

次に、精密電圧基準回路１８を宿１（（（りると、イこ
には正の温度係数のツェナーダイオード９２が、トラン
ジスタ９４の設定可能な反対の湿度係数の１ミツタベ一
ス接合とともに示され′Ｃいる。この１−ランジスタと
ツェナーダイオードとは、一般に基準増幅器として指定
される１ｌｌ−の等渇バッ／７−ジに収納される。基準
増幅器９０はそこに接続されたコレクタ抵抗９６を有し
ている。ツェナー電流／電源抵抗１００はノード１１８
７！＋１１うツェナーノード９０のカソードへ接続され
、かつ第２のツェナー電流／電源抵抗９８はノード１１
２とツェナー９２のカソードとのｌ１１１に接続されて
いる。

トランジスタ９４のコレクタおよびベースは、］］シデ
ンリー１０によってブリッジ接続され、かつトランジス
タ９４のベースはδらに抵抗１０２へ接続されている。

抵抗１０２は、ｌ−ド１０３によって、抵抗１０４およ
び１０５から構成される抵抗回路網へ接続されている。

抵抗１０４は抵抗１０２をアナログ共通アース電位８お
よび増幅器１０６へ接続へし、さらに抵抗１０５は、ｌ
ＩＶ、抗１０２をノード１０７へ接続し、このノード１
０７は、ダイオード９２と、第２のエミッタ抵抗９８の
、エミッタに対して反対側にある端部とに接続する。

演算増幅器１０６は、アース電位８へ接続されたイの正
の入力と、基準増幅器９０およσ］１ノクタ抵抗９６の
間に接続されたその負の入力とを有している。演算増幅
器１０６の出力はダイオード１０８へ接続される。ダイ
オード１　（１０１；１次に、抵抗１１０にＪ：つて負
の電圧基準出力ノード１１２に対して調製された負の電
圧源である。この負の出ｊ）ノード１１２はさらに、ツ
エノーー雷流源抵抗９８およびノード１０７に接続され
る。

負の出力ノード１１２はさらに、抵抗１１４へ接続され
、この抵抗１１４は次に演算増幅器１１６の角の入力へ
接続される。演算増幅器１１６の正の入力はアース電位
８へ接続され、かつその出力は正電圧基準出力ノード１
１８へ接続される。

出力ノード１１８はさらに、利得設定抵抗１２０によっ
て演算増幅器１１６の負の入力へ接続される。

精密電圧基準回路１８の外部に接する負の出力ノード１
１２は、導１１２２によってスイッチ３５および３７へ
接続され、導１ａ１２４によってスイッチ３１および３
３へ接続され、導１ｉ１１２６によってスイッチ２９へ
接続され、さらに導線１２８によってスイッチ２７へ接
続される。正の出力。

ノード１１８は、梯子形の抵抗２５によってＤ／Ａ変ｊ
ｌＡＦＡ路１０に：お番プる梯子形抵抗回路網１３へ接
続される。

動作の初期の段階は校正段階を含んでおり、これはシス
テムの残りの動作が理解された後に、理解がより容易ど
なるので、後で説明する。

動作の第２段階はオートゼロ段階であり、この期間中に
、システムは静止状態にあり、ずべての電圧レベルは固
定され、かつ増幅器または抵抗回路網の、いずれにおい
てもどのようなレベルの変動も生じない。オートゼロ期
間中に、オー］・ゼロスイッチ４７および４９がＡン状
態に切換えられる。

オー１−ゼロスイッチ４９は、Ａ　／　Ｄ　］ンバレー
タ／増幅器４０の正の入力をアナログ共通アース電位８
へ接続し、かつオートゼロスイッチ４７はイの出力をＡ
、／Ｚ記憶コンデンψ／１６に近い負の入力へ接続する
。Ｏ／Ａ増幅器１１、梯子形の抵抗回路網１３およびＡ
／Ｄ増幅器／二１ンパル−タ４０からのすべてのオフセ
ットは、：４−１＝ｔ！ロ記憶コンデンサ４６上へ与え
られる。△／Ｄ変換回路１２にお【ノる他のすべてのス
イッチ１．Ｌ　′Ａ’ノ状態にある。Ｄ／Ａ増幅器／コ
ンパレータ１１出力は、スイッチ２７，２８，３０．３
２．．３４および３６をオン状態に切換えることによっ
てＯにセラ１〜される。スイッチ２６．２９．３１，３
３．３５および３７はオフ状態に切換えられる。

マイクロプロセッサ１５が比較段階を開始する命令を与
えるときに、アナログ−ディジタル変換の第１の動作段
階が開始する。比較［ＱｌｌＩ’ｉの期間中に、サンプ
ルおよびホールド回路９に存在するアナログ入力は、オ
ン状態に切換えられている入力スイッチ６２を介してＡ
／Ｄコンパレータ／増幅器４０の正の入力へ与えられる
。さらに、比較スイッチ５０がオン状態に切換えられる
。

入力信号が与えられるときに、Ｄ／△増幅器１１の出力
は、未だにアナログ共通アース電位８の出力であり、か
つアナログ入力は、Ａ／ｒ）−１ンパレ一タ／増幅器４
０の出力を、アナログ入力の極性に従って１つの端部ま
たは他の端部へ与える。

この発明は、極性を感知する必要なく、負から正の極性
の全範囲に対して作動し得るということに注目ずべきで
ある。

マイクロプロセッサ１５からのトリガの後に、制御Ｉ論
理回路１６は、ディジタルスイッチ２６ないし３７の開
閉を開始して、梯子形の抵抗１９ないし２４を、Ｄ／Ａ
増幅器１１の人力と、負の出力ノード１１２または共通
アース電（Ｄ　８との間へ選択的に接続する。

梯子形のスイッチ２６ないし３７の選択的なオン状態へ
の切換は、Ｄ／Ａ増幅器１１の出力に、負のフルスケー
ルから正のフルスケールまで段階的な増加を開始させる
。各々のステップにおいて、そのコンパレータモードに
おいて動作するＡ／Ｄコンパレータ／増幅器４０の出力
ＩＸＬ極性について検査される。もしも極性が正であれ
ば、特定の梯子形のスイッチがオン状態に保持されかつ
イの接法のスイッチが次の抵抗接続に対ｌ）で起動され
る。

もしも極性が負であれば、特定のスイッチがオフ状態に
切換えられ、かつこの対の他方のスイッチはオフ状態に
切換えられてその抵抗をアナログ共通アース電位８へ接
続する。

寸べての場合に、入力の双方の極性に対して、電流【ま
梯子形のスイッチを介して常に同一方向へ流れる。これ
は、従来の双方向性のスイッチが、異なる方向に流れる
電流に対する抵抗値の十分な違いを示して、このためこ
の発明を具体化するタイプの高精度の装置に著しい誤差
を生じさせるということが発見されたからである。

梯子形の抵抗回路網１３におけるＩＩ（ＩｉＣの各々が
試されるにつれて、制御論理回路１６は、梯子形の抵抗
のどれが負の出力ノード１１２へ１に続されたままかを
記憶づる。

梯子形抵抗は２進俯で重み付けされ（いるので、−１５
ホのプロセスの期間中に選択された抵抗の各々は、△／
Ｄコンパレータ／増幅器／ＩＯの正の入力におけるアナ
ログ入力の最も近いディジタル等価値を表わしている。

Ａ／Ｄコンパ１ノータ／増幅器４０の出力は、したがっ
てつぎの完全＜１数字以下であり、かつ゛剰余°′と定
義される。この態様において、第１の数字が決定されて
かつそれを表ねず入力信号の部分がＡ／Ｄコンパレータ
／増幅器４０への正の入力から減算される。

Ａ／Ｄコンパレータ／増幅器４０から出力された剰余を
記憶するために、比較スイッチ５０はオフ状態に切換え
られかつストア１またはストア２スイツチ４８はオン状
態に切換えられる。入力スイッチ６２はオン状態のまま
にされ、かつストア２スイツチ５２はオン状態に切換え
られてＡ　、／　Ｄコンパレータ／増幅器４０の出力を
Ａ記憶コンデンザ５８へ一接続する。

この次の段階の期間中に、Ａ／１〕コンパレータ／増幅
器４０はもはやコンパレータとしては用いられず、かつ
代わりに増幅器どして用いられる。

増幅器モードにおいて、Ａ／Ｄ　：］ンバレータ／増幅
器４０の正の入力への入力は、所定の因数だけ乗算され
る。好ましい実施例において、剰余がそれによって乗算
される所定の因数は１６である。

増幅された出力はその後、△記憶コンデン１Ｊ−を充電
し、かつ「延時間が与えられて、△記憶コンデンリ５８
−を充電した後にＡ／Ｄコンパレータ／増幅器４０を安
定させる。その後ストア２スイツチ５２はオフ状態に切
換えられる。最後に、入力スイッチ６２はまたオフ状態
に切換えられてこの増幅器すなわち剰余記憶段階を完了
する。

次の段階において、Ａ／Ｄコンパレータ／増幅器４０は
その１し、イのコンパレータモードに再度切換えられる
。比較スイッチ５０はオン状態に切換えられ、かつスト
ア１またはストア２スイツチ４８はオフ状態に切換えら
れる。ストア３スイツチ５４をオン状態に切換えながら
、比較段階サイクルが再度開始される。Ａ記憶コンデン
サ５８に蓄積された電荷は次に、へ／Ｄコンパレータ／
増幅器４０の正入力に対する入力として本来のアナログ
信号を取替える。前の通りに、梯子形のスイッチは制御
論理回路１６によって開かれかつ閉じられ、そしてＡ／
Ｄ増幅器／コンパレータ４０はそのコンパレータモード
においてその出力の極性に関してモニタされる。もしも
特定の梯子形スイッチが出力の極性を負にすると、イの
特定のスイッチは負の出力ノード１１２への接続から取
除かれる。６つの梯子形スイッチの各々が試された後に
、精密電ｆｆ８Ｍ準回路１８へ接続されたまま留まって
いるこれらの抵抗は、前の比較段階からの剰余の所定の
倍数であるアナログ電圧のディジタル等価値を表わして
いる。剰余の最」−位ビットが決定されるのはこの態様
においてである。

回路はイの後、Ａ／Ｄコンパレータ／増幅器４０が増幅
器モードに変わるように切換えられる。

比較スイッチ５０はオフ状態に切換えられかつスートア
１またはストア２スイツヂ４８はオン状態に切換えられ
る。ストア３スイツチ５４はオン状態のまま残され、か
つＤ／Ａ増幅器からの入力およびＡ記憶コンデンサ５８
からの電イ１°ＩはＡ／Ｄコンパレータ／増幅器４０の
正の入力に与えられる。

Ｄ／Ａ増幅器の出力と、Ａ　＆！　憶：：ｌンデンサ５
８がらの電荷との差は、所定の因数だ（１乗算されてか
つ出力ノード４５に現われる。

との段階の間に、出力ノード／ｌ　５における電位は、
ス］・アクスイッチ５３を介してＢ記憶コンデンサ６０
に与えられる。Ａ／Ｄ−１ンバレ一タ／増幅器４０を安
定させるための十分な赳延時間の後に、ストア２スイツ
チ５３は開かれかつ１１記憶コンデンサ６０にかかる電
荷は、Ｄ／△出力とＡ記１ｎコンデンサ５８上に既に存
在する電荷どの間の差を乗算した所定の回数を表わして
いる。しかしながら、今回は、最後の比較段階中に呼出
された梯子形のビットを表わすディジタル情報が、第１
の比較段階中にそれらが呼出されたとぎに同一のピッｌ
−によって表わされた値の１／１６に等１ノい。

次に、比較段階および増幅段階が繰返され、比較段階は
３回繰返されかつ増幅段階は２回繰返される。

比較および増幅段階が繰返される度に、ＡおよびＢ、ｉ
＋！憶コンデンサ５８および６０の役割はそれぞれ交合
させられる。

各々の比較モード期間中に、最後の１つまたは２つの梯
子形スイッチがテストされるときに、Ａ／Ｄ増幅器／コ
ンパレータ４０へ接続されたコンパレータモードが、設
定されずかつその出力極性を制御論理回路１６によって
不正確に解読させることは不可能である。この状況は、
梯子形のスイッチを不正確に選択させかつアナログ入力
を表わす最後のディジタル表示を誤ったものにさせる。

コンパレータの誤差が最も現われやずいポイントは、基
準点すなわち、１０１１１１カラ１１００００のような
梯子形スイッチパターンの大ぎな変化が存在する値に入
力電圧レベルが非常に近いポイントである。

初期の剰余再循環システムにおいて、もしも梯子形スイ
ッチが不正確に選択されてその対応するアナログレベル
が与えられた入力よりもわずかに大きいならば、最終的
なディジタル結果は、その差によって誤差を生じ、かつ
ほとんどの場合に、へ／Ｄ変換器は基準点付近のいくつ
かの誤った値またはコードを有するであろう。

一般に、梯子形スイッチパターンの大ぎな変化をもたら
１２つの接近した間隔で配置された読取値の間で基準点
は最も著しい。従来、梯了形スイツヂまたは抵抗のどの
不一致も、その線形性曲線に大きな不連続を引起こした
。たとえば、等しく間隔がｊｆｌｌＪられた入力電圧の
増大に対して、連続的なディジタル読取値は、以下のと
Ｊ３りである。

望ましい値　現実の値 ０９９５９５　０９９９５ ０９９９６　０９９９６ ０９９９７　０９９９７ ０９９９８　０９９９７（不連続） ０９９９９　０９９９７（不連続） １００００　１００００ １０００１　１０００１ １０００２　１０００２ こ□の発明において、回路の位相幾何？ｉに組込まれた
自己訂正構成のために、基準白ＭＩ差が取除かれる。好
ましい実施例において、梯７’　ＪＩ５の抵抗１９ない
し２４の等価値は、１６から１まで■み付）−１される
。負の１６の重みを有し負の（またはオフセット）値か
ら２進数字を開始する梯子形の抵抗２°５もまた存在す
る。これは、スイッチ２６をオンにすることがＤ／Ａ増
幅器１１がらの０出カを６たらすということを意味する
。６つのスイッチによって、各々の再循環のスイッチパ
ターンは２つずつ重なり合う。したがって、もしも剰余
の再循環の１つの期間中に誤差が生じるど、誤差は剰余
に加えられ、かつ取消されあるいは減算されてなくなる
ように次の再循環にお）−するスイッチングパターンに
影響を及ぼす。

すべての段階が完了された後に、制御輪Ｉ！１′！回路
１６におけるレジスタは、入力６４に与えられたアナロ
グ信号の２進表示を有している。この２進データはその
後、後述されるインターフ１イスバス士に１度に６ビツ
トずつ直列にシフ１〜アウ１−され、このバスはマイク
ロプロセッサ１５へ接続されている。マイタロプロセラ
ＩＪ′１５はその後、データを再編成し、さらに、梯子
形の１に抗回路ｗＪ１３、Ａ／Ｄ変換回路１２にお（Ｊ
る種々のスイッチ、および精密電圧基準回路１８からの
電圧による誤差を訂正するために適当な訂正因子を挿入
する。

制御論理回路１６からバスインターフェイス７０を介し
てデータが伝送される一方で、△／Ｄ変換回路１２は、
そのオートゼロ段階において後ろ（・＝配置される。

ＢＳ電源１４は、Ａ／ｍｌコンパレータ／増幅器／ＩＯ
への入力を追跡する電源を発生することによって△／Ｄ
増幅器／コンパレータ４０の性能を高める。比較モード
においてそれが用いられるときに、それは△／ＤＴＩン
バレータ／増幅器４０の出力の逸脱を制限するのに役立
つ。

△／Ｄコンパレータ／増幅器４０がオートゼロ段階また
は増幅器段階にあるときに、ブートストラップフォロア
増幅器６６はフォロアとして接続される。８Ｓ〕Ａロア
増幅器６６の出力１ｅｔ１その正の入力において電圧を
追跡する。ＢＳフォロア増幅器６６の正の入力は、Ａ／
Ｄコンパレータ／増幅器４０の正の入力へ接続される。

ｆｉ　Ｓフォロア増幅器６６の出力は、２つのツェナー
ダイオード７６および７８の接続部に接続される。これ
らの２つのツェナーダイオード７６および７８は、各々
正および負の電源供給フォロアト〉ンジスタ８４および
８６の動作点を設定する。トランジスタ８４および８６
は、１１＄１８８および９０を介してＡ／Ｄコンパレー
タ／増幅器４０ヘブートストラップ電源を供給するよう
に設定される。【ノたがって、ブートストラップ電源１
４は、Ａ／Ｄ増幅器／コンパレータ４０の入力を追跡す
るときにブー１〜ストラツプする電源を提供し、このた
め電源は、コモンモード入力信号に決して出会わない。

このことは、△／Ｄコンパレータ／増幅器４０に対して
可能であると従来信じられていたよりもより低い等級の
増幅器を使用することを可能にする。

Ａ／Ｄコンパレータ／増幅器４０がコンパレータモード
において使用されるときに、その出力は、入力信号に依
存するいずれかの極性で極大値を与えるように駆動偽れ
る。これが発生づるとぎに、増幅器における出力装置は
、飽和状態になり１回路が増幅器に切換えらねるとぎに
線形増幅器どして機能するように時間内に回復しない。

それゆえに、ブートストラツプ電源１４は、電源電圧を
制限することができ、したがっＴＡ／ｌ）コンパレ−タ
／増幅器４０の出力の逸脱を制限して、比較段階中に過
負荷がかけられた後により＊　’？’　＜回復するよう
に構成要素を含む。これは、抵抗７０と、背中合わけに
接続された２つのツェナーダイオード７２および７３と
によって実行され、これらは、ＢＳ増幅器６６０負入力
と、Ａ／Ｉ）：］ンバレータ／′増幅器４０の出力との
間に接続される。

△／［）コンパレータ／増幅器４０の出力が所定のレベ
ルを越えるときに、ツェナーグイオードはブレークオー
バしてブートストラップフォロア増幅器６６の態様をフ
ォロアモードから演算モードへと変換し、この結果それ
は反転増幅器となる。

反転増幅器として、ブートストラツプ増幅器６６は、そ
の電源を制限することによって△／Ｄコンパレータ／増
幅器４０の出力を制限する。Ａ／Ｄ増幅器／コンパレー
タ４０の出力レベルのこの制限は、増幅器が、増幅ＰＡ
階中にその動作の線形モードへ非常に素早く復帰するこ
とを可能とする。

精密基準電圧回路１８は、優れた長期間の安定１！ｔと
、小さな温度係数とを有し、製造時の手動による調整を
必要とせずに所Ｔの出力電圧に設定可能な正および負の
基準電圧源を提供する。

基準増幅器９０およびコレクタ抵抗９６は、トランジス
タ９４のエミッタベース電圧の湿度係数がツェナーダイ
オード９２の温度係数に正確に等しくなるようにトラン
ジスタ９４を介する電流を設定するように選択される。

ツェナーダイオード９２の正味の温度係数およびＩ・ラ
ンジスタ９４のベースエミッタ電圧は、ノード１０３お
よび１０７の間の電圧に対してＯである。

基準増幅器９０は必要とされる電圧を提供して、演算増
幅器１０６を適正にバイアスし、ノード１０３と１０７
との間の安定な電圧をアナログＪＦ、通アース電位８と
負の出力ノード１１２との間の所望の電圧レベル（する
。演算増幅器１０６は、負の出力ノード１１２において
負の電圧レベルを制御する能動的素子である。抵抗１０
４および１０５から形成された抵抗回路網はまた、アナ
ログ共通アースｆＰ１ｋｚ　８と負の出力ノード１１２
との間の所望の出力電圧を設定する。ダイオード１０８
と抵抗１１０とは、負の出力ノード１１２における出力
が常に負であることを保証する。

正の出力ノード１１８において正のｔ／ｉ密其準電圧を
出力する粘Ｗ！基準電圧回路１８の部分は、演算増幅器
１１６と、２つの利得設定１１℃抗１１４おＪ：び１２
０とによって構成される。この回路は、所望の正の出力
を与え、かつそれは、基準増幅器９０に対して要求され
た、抵抗９６を介するＯ湯度係数電流を設定するための
安定した電源である。

正および負の出力電圧は、Ｗｉ準ツ■ナーダイオード９
２に対する、抵抗９８および１０（’）を介する所望の
電流を設定づるために必要どされる正確な電圧レベルを
与える。

事実上、基準増幅器９０は演算増幅器の一部分と考える
ことができる。基準増幅器トランジスタ９４のベースと
抵抗１０２とは、非反転入力であり、かつ基準増幅器ト
ランジスタ９４０丁ミッタは反転入力である。ダイオー
ド１０８と抵抗１１０とは増幅器１０６とともに演算増
幅器の出力部分を形成でる。

本質的に、負の出力ノード１１２ｒおける出力電圧は、
ツェナーダイオード９２にかかる電１に演算増幅器のオ
フセット電圧を加えた電圧だけノード１０３におけるよ
りも負である。効率的な演算増幅器は、コレクタ抵抗９
６の値を選択することによって設定される調整可能な温
度係数を有する入力オフセッＩＪ！圧を有するであろう
。ツェナーダイオード９２は正の温度係数を有し、さら
に、等備前な演算増幅器は調整可能な負の温度係数を有
するであろう。このように、基準増幅器９０のテスト期
間中におけるコレクタ抵抗９６のｉ正な選択によって、
トランジスタ９／ｌのベースと負の出力ノード１１２と
の間の電圧は、温度と時間に依存１ノない安定した電圧
となるであろう。

アナログ共通ワース電位ｉに関する、負の出力ノード１
１２にお【ノる電圧は、ツェナーダイ、を一ド９２にか
かるＭｆｆに基準トランジスタ９４のベースエミッタ接
合にかかる電圧を加えた電圧Ｊ：りも大きなどのような
レベルにも調整され得る。抵抗１０４ど１０５とは、１
つの精密回路網にあるため、分割は非常に安定して行な
われ１りる。

正の出力ノード１１８における正の基準電圧は、負の利
得を用いる反転増幅器によってＦｅｇ−する。

利得は、１つの回路網にありかつ非常に安定して形成さ
れ得る２つの抵抗１１４および１２０の比ヰくによって
設定される。電圧オフセラ１−および電圧温度係数は成
る誤差を生じさすが、しかしながらこの（Ａ／Ｄ）応用
については誤差１ｉ無視することができる。

実際の製造に関しては、精密電圧基準回路１９はいくつ
かの理由で非常に独特であるということが発見された。

第１に、回路の出力上月番よ、基準増幅器９０のテスト
期間中に２つの抵抗１０４おＪ：び１０５からなる抵抗
回路網をレー１１”　１〜リミングすることによって非
常に正確にｇＱ定され得る。

構成要素の集合は、手動的に抵抗を選択しまた１よ制御
を調整する必要なくより大きなシステム内に設置され得
る。第２に、回路は、装置が縦切にテストされた環境と
同じ電気的環境にｈＬＱＩ　ｌｌｌ１幅器９０を配置す
る。抵抗１０２は、ベース側から見た抵抗値をデスト環
境における抵抗値と同じものに見えるようにする。抵抗
９８および１００は、基準ツェナーダイオード９２に対
Ｊるツノブー電流に対する電源抵抗値を、テスト環境に
おける抵抗値と同じものにし、さらに第３に、完全な回
路は、わずか７つの構成要素のみを用いて構成され得る
。

次に第２図を参照すると、そこには、υ」御論理回路１
６として指定されたブロックの内容が示されている。

前置削数装置１１２３０２は、Δ７／ｌ）変換器を含む
装置（図示ＩＬず）からの設定周波数入力信号を受取る
。信号は、主計数器３０４に与えられる。主計数器３０
４は、ウオッチドックタイマ３０６に接続される。

主計数器３０１４はさらに、タイミングＩＩＪ１１１１
回路３１４に接続され、このタイミング制御回路３１４
は、先入れ先出しくＦＩＦＯ）レジスタ３１２へ（後述
されるタイミング図に従う）信号を与え、このレジスタ
３１２は、信号を３状態バツフア３１０へ進める。パア
ンド／オア選択′°論理回路３１６がタイミング制御回
路３１４へ接続されている。特に指定されていない場合
には、これらはすべて、理知の形状で構成された従来の
４Ｍ構成要素あり、または説明から当業者とって明・白
である。

タイミング制御回路３１４はさらに、リーンプルおよび
ホールド回路９（第１図に示されている）へ麺続された
出力導線３１８．３２０，３２２および３２４を有して
いる。

主ｔｉ数器３０４はさらに、ウオッチドックタイマ３０
６へ接続されており、このタイマ３０６は、マイクロプ
ロセッサ１５がシステムを周期的に検査することを確実
にするように検査するために用いられ、もしもそのよう
にしな番ノれば、マイクロプロセッサプログラムカウン
タがその位置を消失したことが推定され、かつマイクロ
プロセッサ１５をリセツ１〜してソフトウェアとＡ／Ｄ
ステータスとを知られた状態に初Ｗ１設定する。

ウオッチドックタイマ３０６は、（上述のようにマイク
ロプロセッサ１５をリセットづるだめの）リセツ１−グ
ー１−回路３２５と、バスインターフェイス７０への導
線３２６とに接続されて（為る。）くスインターフエイ
スフ０は、導１１３２８によってウオッチドックタイマ
３０６へ接続される。ノ＼スインターフエイスフ０はさ
らに、＃Ｉｉ！３３０によってトリガ制御回路３０８へ
接続され、さら１こ導線３３２，３３４，３３６，３３
８．３４０および３４２によって３状態バツフア３１０
から接続される。これらのＳ輪の各々は、個別的に３状
態バツフア３１０からアンド／オア選択論理回路３１６
へ接続される。導１ｉ１３４４は、タイミング制御回路
３１４をバスインターフェイス７０へ接続し、かつ導１
ｉ１３４６はタイミングｌｌ１ｌｉｌ１１回路３１４を
出力ノード４５へ接続する。

アンド／オア選択論理回路３１６は、＄１３４８．３５
０，３５２，３５４．３５６および３５８によって、各
々梯子形のスイッチ２６．２Ｂ。

３０．３２．３４および３６（第１図に示されている）
へ接続される。アンド／オア選択論理回路３１６はさら
に、導線３６０によって比較スイッチ５０に接続され、
かつ導４１１３６２によって７１−トゼロスイッチ４７
および４９に接続される。アンド／副ア選択論理回路３
１６はざらに、導［１３６４，３６５，３，６６，３７
０おＪ：び３７２によって、各々増幅器制御スイッチ５
２．　／Ｉ８．５３゜５４および５５へ接続される。導
線３６８は入力スイッチ６２へ接続される。

アナログ−ディジタル変換器の全体の動作を理解するた
めに、第３図、第４図おＪ：び第５図のフローチャート
を順次参照し、同時に第６図および第７図の波形図を参
照することが心数である。

最砂に、Ａ／Ｄ変換器は待機状態にあり、ここでは、１
４１１３１８および３２０上の出力信号はオン状態にあ
り、導線３２２および３２４．１−の信号はオフ状態に
あり、かつオートゼロモードが実行される。オートゼロ
モードにおいて、梯子形スイッチ２６に対する導線３４
８の上と、Ａｏ−トゼロスイッチ４７および４９に対す
る導線３６２の上とには信号が存在し、かつ他の梯子形
スイッチに対する導線３５０，３５２．３５＝１，３５
６および３５８の上と、比較スイッチ５０に対する導線
３６０のトと、増幅器制御スイッチに対する導線３６４
．３６６．３６８．３７０および３７２の上とには信号
が存在しない。

判断ブロック４０２によって示されるようにトリガ入力
が与えられた後に、導線３２０上の出力はブロック４０
４に示すようにオフ状態に切換えられる。次に、タイミ
ング制ｍ回路３１４に、」：つて導線３１８上の信号が
オフ状態に切換えらねかつ導線３２２上の信号がオン状
態に切換えられる前に、遅延ブロック４０６によ−）で
示されるように所定の期間が経過する。導線３１８，３
２０゜３２２および３２４上にりえられる種々の波形を
描くタイミング図である第６図を参照すると、ポイント
５０２．５０４および５０６における波形の変化が示さ
れうている。

ブロック４１０によって示された所定の遅延期間の後に
、オートゼロモードはブロック４１２によって示される
ようにオフ状態に切換えられる。

含まれる波形は、第７図のポイント５２２および５０８
ｋｍおいて示されている。参照する場合に、ポイント５
０Ｂおよび５１０は第６図および第７図において同一で
あるということに注意すべきである。

次に、ポイント５０８と５１０との間で入力スイッチ６
２が閉された状態に留まるときにブロック４１４によっ
て示されるように入力モードはオン状態に切換えられる
。入力モードがオン状態に切換えられる一方で、ブロッ
ク４１６によって示される数字選択プロセス（これによ
って数字を構成づるビットが選択される）が実行される
。これは、第５図に示されるサブルーチンでありかつ後
でより詳細に議論されるであろう。

数字選択プロセスが完了するときに１人力モードは、ブ
ロック４１８によっておよび第６図および第７図のポイ
ンＩ−５１０において示されるようにオフ状態に切換え
られる。

次に、Ａコンデンサモードは、第７図のポイント５２８
においてスイッチ５４をオフ状態に切換えることによっ
て始動される。

Ａコンデンサスイッチがオン状態にされた後に、１対の
同時処理が行なわれる。第１のプロセスは、ブロック４
３８の繰返される数字選択プロセスであり、これは第５
図に示されるり゛ブルーチンである。サンプルおよびホ
ールド回路９に関する第２のプロセスは、ブロック４２
２によって示さねるように所定の遅延時間を伴なって開
始し、その後で３２２上の信号はブロック４２４によっ
て示されるようにそして第６図のポイント５１２におい
て示されるようにオフ状態に切換えられる。ブロック４
２６において他の所定の遅延が生じ、その後導線３２４
十の信号は第６図のポイント５１４において示されるよ
うにブロック４２８においてオン状態に切換えられる。

この信号は、ブロック４３０によって示されるように所
定の期間オン状態に留まり、かｐその後ブロック４３２
およびポイント５１６においてオフ状態に切換えられる
。

さらにブロック４３４によって示される遅延時間の後に
、導線３１８および３２０上の信号は、ブロック４３６
と、その後すぐに発生するポイント５１８および５２０
とによって示されるようにオン状態に切換えられる。

信号は同時にオフ状態およびオフ状態には切換えられな
いが、むしろ一般的には、一方の信号が開始する前に他
方の信号が終了するＪ：うに交ηに切換えられるという
ことが第６図および第７図の破線から知られるべきであ
る。この″接続前に切断″′は、過渡状態を含む誤差を
取除くことによってシステムの精度に貢献する。

ブロック４３６が生じる時間によって、４３８の数字選
択プロセスは完了され、かつプログラムはブロック４４
０へ進み、ここでは、スイッチ５４をポイント５３２に
おいてオフ状態に切換えながら、Ａコンデンサスイッチ
がオフ状態に切換えられる。次１こ、［３二１ンデンサ
モードが、ブロック／Ｉ４２およびポイン］〜５３６に
よって示されるように始動される。

次に、数字選択プロセスは、ブロック／１４４によって
示されるように残っている剰余に対して繰返される。

ブロック４４４における数字選択プトＩＩ？スの完了後
に、Ｂコンデンサスイッチはブロック４４６によって示
されるようにオフ状態に切換えられ、かつＡコンデンサ
スイッチは、ブ［１ツク４７１８によって示されるよう
にオン状態に切換えられ、その後、数字選択プロセスは
、ブロック４５０によって示されるように残っている剰
余に対して繰返される。

ビット選択プロセスの完了ｌＩに、ＡＤンデン１１スイ
ッチは、ブロック４５２によって示されるようにオフ状
態に切換えられ、かつ１−（コンデンサスイッチはブロ
ック４５４によって示されるようにオン状態に切換えら
れる。次に、数字選択プ１］ｔ？スは、ブ日・ツク４５
６によって示されるように反復され、ぞの後、Ｂコンデ
ンサスイッチはブロック４５８によって糸されるように
オフ状態に切換えられる。

コンデンリ充電プロヒスの期間中に、剰余値は記憶され
る。剰余値の記憶は、波形のポイント５２４から５２６
．５３３から５３４．５３８がら５４０、および５４６
から５４８の間で４回発生１する。

このポイン１−において、オー１〜（！　ｎ　１．Ｌ　
ブロック４６０およびポイント５５８によって示される
ようにオン状態に切換えられる。

数字選択プロセスは付加的な数字に対１１で反復され続
（〕るが、しかしながら、好Ｊ、シい実施例におけるこ
のポイントにおいて、オート（２ｎは、ブロック４６０
およびポイント５５８にＪ：って示されるようにオン状
態に切換えられる。

次に、パデータレディ”信号は、ブロック／１６２にお
いて示されるようにマイクロブｎ　ｔ？ツサ１５へ送ら
れる。゛データレディ”悟すが判断ブロック４６４によ
って示されるように受取られたときに、制御回路３１４
および論理回路１６は、ＦＩＦＯバッファ３１２からマ
イクロブ目Ｌツサ１５へ５バイトのデータを送信して４
６６で処即しかつプログラムは第３図における判断ブロ
ック４０２へ戻り次のアナログ−ディジタル変換のため
にシステムを再生する。

次に第５図を参照すると、ブロック４７０から開始する
数字選択プロセスサプルーグンが示されており、ここで
は、スイツ、チ２６．２８．３（ｉ。

３２．３４または３６はオン状態に切換えられ、対応す
る対のスイッチ２７．２９．３１，３３゜３５または３
７はオフ状態に切換えられる。ブロック４７２によって
示される所定の遅延時間の後に、第１の梯子形スイッチ
２７はブロック４７４においてオン状態に切換えられる
。Ｄ／Ａ増幅器１１の出力極性が１０ツク４７８によっ
て判断されるまで、ブロック４７６によって示されるＪ
：うに所定の期間だけスイッチ２７はオン状態に留まる
。もしも極性が変えられていると、スイッチ２７はブロ
ック４８０においてオフ状態に切換えられ、かつもしも
変えられていなければオン状態に留まる。どちら（して
も、プログラムは、ブロック４８２によって示されるよ
うにさらに遅延時間を介して進む。

次に、第２の梯子形スイッチ２９はブロック４８４によ
って示されるようにオン状態に切換えられ、再度、ブロ
ック４８６によって示される所定の遅延時間の後に、判
断ブロック４９０によって示されるように比較が行なわ
れて、Ａ／Ｄコンパ１ノータ／増幅器４０の出力の極性
の変化があったかどうかが判断される。サブルーチンの
この部分は、極性の変化が起こるまで、梯子形スイッチ
３１．３３．３５および３７の各々に対して繰返される
。もしも、スイッチがオン状態に切換えられたときに極
性の変化が起こると、そのスイッチはオフ状態に切換え
られかつプログラムは持続する。

１つの最終的な遅延時間によって、梯子形のスイッチの
オンまたはオフ状態は、ブロック４９６によって示され
るようにＦＩＦＯバッファ３１２において保持される。

次に、ＡコンデンサまたはＢ：１ンデンサは、ブロック
４９９にＪ：って示されるようにビットスイッチ状態に
従ってその最後の値に到達し、かつサブルーチンは、ブ
ロック４１６゜４３８．４４４，４５０または４５６に
Ｊりいて主プログラムへと戻る。

ＦＩＦＯにおける状態の記憶は、波形のポイント５２４
，５３０，５３８，５４６おにび５５４において好まし
い実施例のプログラム期間中に５回発生する。

数字選択プロセスにおいて、種々の梯子形スイッチはオ
ン状態に切換えられて、対応する梯子形の抵抗を強制し
て、波形のポイント５０８がら５２４．５２８から５３
０．５３６から５３８．５４４から５４６、および５５
２がら５５４の間の電圧を増幅器１１へ与える。

３状態バツフア３１０およびバスインターフェイス７０
は、データをマイクロプロ廿ツ勺１５へ転送する。デー
タ転送は、バイ１〜直列ビット並列であり、かつバイト
は、それらが発午する順序（先入れ、先出し）と同じ順
序でマイクロプロセッサ１５へ転送される。好ましい実
施例において、各々のバイトｔＪ４６ピツ１〜を含み、
各々のビットは梯子形のスイッチの状態を表わ（）でい
る。

バスインターフェイス７ｏがらマイクロプロセッサ１５
へ転送されたデータは下記の表に示されるように、次の
ような重みを有１ノでいる。

データパターン対はしご、スイッチオンバイＩ−１２’
　２’　２−’　２−’　２−゛２−９バイＩ−２２′
２−９　２−’　２−′２−’　２−’バイ１．３　２
−’　２−’　２−’　２−”　２−”　２−”バー１
’ｌ−４２−”　２−”　２−”　２−”　２−”　２
−管６バイｈ　５　２−”　２−”　２−”　２−１２
−１ｑ　２−４０マイクロプロセツサ１５へ転送された
データパターンにおいて論理１であるすべてのビットに
対して、マイクロプロセッサ１５は、上述の表に示され
るように、２の軍歌によって乗算され、梯子形抵抗１９
ないし２５の知られた誤差に対して調整され、校正メモ
リ１７に記憶された電圧を加える。

アブ「１グ一デイジタル変換動作は以上のように説明さ
れたが、しかしながら、システムを初期設定づるために
、マイクロプロセッサ１５は、Ａ／Ｄアナログ回路を表
わす８変致方程式を発見的に解くことによってＡ／Ｄ変
換器を校１［する。正確な方法は、以下の分析から当業
者にどって明白であろう。

定義：Ｖ、、−入力端子； Ｎ、ないしＮ！−“ニブル″または、ビット選択プロセ
スの各々の繰返しにおいて減算さゎた最も近い近似電圧
； Ｒ４ないしＲ＜”’各々のピッ１ル選択プロセスの後に
記憶された剰余； ＡＹ−剰余増幅器利得； △＝所望の利得： Ｅ−利得誤差訂正要素： Ａ／に＝１＋Ｅに等しい１〈を伴なう実際の利得記憶さ
れた第１の剰余は次のとおりである。

”１　＝　Ａｒ（ｖｉ、　−Ｎ１’ 記憶された第１２の剰余は次のとおりである。

％＝Ａｒ　（Ｒ１，−Ｎ２’　＝Ａｒ（ｖｉ。−Ｎｌ）
　−ＡｒＮ２記憶された第３の剰余は次のとおりである
。

ｚ　＝　Ａｒ（Ｒ，、−Ｎ３）　＝　Ａｒ５（Ｖｎ−Ｎ
、）　−Ａｒ’Ｎ２−　ＡｒＮ３記憶された第４の剰余
は次のとおりである。

Ｒ４＝　Ａｒ’　（も−Ｎ、）　−Ａｒ５Ｎ２−　Ａｒ
２Ｎ３−　ＡｒＮ４好ましい実施例において、必要とさ
れる精度を犠牲にすることなく（すなわち剰余が放棄さ
れて）最後のニブルＮ５はＲ１に等しいムのど仮定され
る。

それゆえに、 ｖ、。＝Ｎ１＋Ｎ２／Ａｒ＋Ｎ３Ａｒ十Ｎ４／Ａｒ＋Ｎ
５／Δｒ４も（）も利得Ａが正確に正しくな【ノねば、
記憶された剰余と、したがって変換の結果とは誤ったも
のとなる。したがって、 △／Ｄの結果−Ｎ□十ＫＮ２／Ａ十に２Ｎ３／Ａ２十に
４Ｎ４／Ａ３＋に４Ｎ５／Ａ４ここでに＝１十Ｅ Ｋ２＝　（１＋Ｅ）２＝　１　＋　２Ｅ　＋　Ｒ２に３
＝　（１＋　Ｅ１３＝　１　＋　３Ｅ　＋　３Ｅ２＋　
Ｒ３に’　＝　（１＋　Ｅ）’　＝　１　＋　４Ｅ　＋
６Ｅ２＋　４Ｅ３＋Ｅ’もしも、Ｅノ、Ｅ”およびＲ４
が１よりもはるかに小さいと仮定づると（Ｅは１より小
さいので）Ｋ＝１＋Ｅ Ｋ２＝’　１　＋　２Ｅ Ｋ３＝　１　＋　３Ｅ Ｋ’　＝　１　＋　４Ｅ 代入して、 上記の式において、第２の括弧の相の中の４つの項は、
誤差の合計である。

すべての変数が正確な数伯で代入されるときに、以下の
方程式は好ましい実施例においてＡ　、／　Ｄ読取値ま
たは結果をもたらす。

Ａ／Ｄの結果−２＋ １６０［−（１−ａｌｌ（Ｌｌ）　＋ｂ（Ｒ２）　＋　
ｃ（Ｒ３１＋　ｄ（１，４）　＋ｅ（Ｒ５）　＋ｆ（Ｒ
６１］　＋ｆｌ十Ｅｌ／１６１　［−（１−ｑ）（Ｌｌ
ｌ　＋　ｈ（Ｒ２１＋　１（Ｒ３１＋　ｊｆＬ４１　＋
　ｋ（Ｔ、５）　＋　１　（Ｒ６１］　＋ｆ１＋２Ｅ）
／１６２［−（ｌ−ｍ）　＋Ｌｌ）　＋　ｎｆＬ２）　
＋　ｏ（Ｒ３）　＋ｐ（Ｒ４）　＋　ｑ（Ｒ５）　十ｒ
（Ｒ６）　］　＋＋１＋３Ｅ）／１６３［−（１−８１
（Ｌｌ）　＋　ｔ（Ｒ２）　＋　ｕ（Ｒ３）　＋　ｖ（
Ｒ４）　十’ｗ（Ｒ５１＋　ｘｆｆ、６）］　＋（１＋
４Ｅ）／１６’　１−（１−ｙ）　（Ｌｌ）　＋　ｚ（
Ｒ２）　＋　Ｇ（Ｒ３）　＋　Ｈ（Ｒ４１＋工（Ｒ５）
　＋　Ｊ（Ｒ６１］ここで、 ａ、ｂ、Ｃ，・・・ｈ、ｉ、ｊ、−スイッチ選択パター
ンは（１直Ｏまたは１） １−１．Ｒ２，１３，１４，Ｒ５，１６−実際の梯子形
ビット値・・・理想的にはＬ１＝２，１．．２＝１゜１
、．３−０．５．Ｌ４＝０．２５．１５−０．１２５　
、　ｌ−６＝　０　、０６２５ Ｚ＝７１フセット、理想的には０に等しい１．１．ｌ−
２，ｌ　３．Ｒ４，Ｒ５，ｌｌｉ、Ｅおよび７の値は、
形式的には知られてＪ３す、【ノたがって、Ａ／Ｄ変換
の実行において、特定のスイッチ選択パターンが必要に
応じて選択され１！するように入力が選択され得る。校
正期間中に、知られた値の入力がＡ／Ｄ変換器に与えら
れ、かつ変数１１　。

１２、ｌ−３，Ｒ４，、Ｒ５，ｌ−６，ＥおＪ、σ７の
各々に対する正確な値が経験的に決定される。

りＹましい実施例において、Ａ／ｎ帖宋（，１上）本の
方程式のすべての項に依存するが、しが（）ながら、変
数の値を決定するプロセスにおいては、始めの２つの項
のみが、繰返しプログラム′において特に青痣されて正
確な値に到達する。実際に１よ、真の値と即想上の値ど
の間の差′？ｊなわら゛誤差″のみが校正メモリ１７に
記憶される。

△／ｒ）変換器が４測を行なうために用いられるどきに
、スイッチ選択パターンはバードウＪ−アによって決定
される。これらのパターンの値はイの後、方程式に代入
され、実際の梯子形の値が訂正要素（誤差）、Ｆの値、
および２の値と結合されて最終的なＡ／Ｄの結果に到達
覆る。

以上の説明から、１揚または現場のいずＩＩかにおいて
システムが校正されるーベぎときはいつでも、特定のレ
ベルを有する知られた外部校正信号がシステムに与えら
れるということは明白である。システムにおけるいくつ
かのビットを実行しようどづる外部信号によって、校正
と出力されたディジタル信号どの間の差は、多変数方程
式におｌ−する定数を決定Ｊるためのデータを与える。

校正Ｓ！ｉＲ’１〈図示せず）が、それが出力する（ｉ
ｊ号レベルに関するコンビコータ制御を受けるときに、
マイクロブロセッナ１５はまた、］］ンヒニ１−タ制さ
れて、その校正サイクルを開始してシステムの遠隔から
の自動校正を行なう。

発明の範囲から離れることな〈発明の多くの可能な実施
例が実行されるので、ここに述べられかつ添付された図
面に示されたすべての事項は図解的にかつ制限する意味
ではなく解釈されるべきであるということが理解される
べきである。

【図面の簡単な説明】

第１図は１部分的にブロック図の形で描かれた、好まし
い実施例の概略図である。 第２図は、部分的にブロック図の形で描かれた、この発
明の好ましい実施例の残りの部分の概略図である。 第３図は、この発明の制御プログラムのフロー図の一部
分を示す図である。 第４図は、この発明の１１ｎプロゲラｌ＼のフロー図の
残りを示す図である。 第５図は、第３図およびＩＴ４図に示ｉ〜ねたフロー図
において用いられるサブルーチンを示す図である。 第６図は、この発明をＩＩＩＩＩＩする信シＪのタイミ
ング図の一部分を示す図である。 第７図は、この発明を＄Ｉ　ＩＩＩする信号のタイミン
グ図の残りを示す図である。 図において、９はサンプルおＪ：びホールド回路、１０
はＤ／△変換回路、１１はＤ／Ａ増幅器、１２はＡ／１
〕変換回路、１３は梯子形抵抗回路網、１４（まブート
ストラップ電源供給回路、１５４マイクロプロセツサ、
１６は制御ｌ論理回路、１７は校正メモリ、１８は精密
筒ｒｆ、基準回路、４０は△１０増幅器、６６はプート
ストラップフォロア増幅器、１０６，１１６は潰砕増幅
器、３０２は前置計数装置、３０４は主計数器、３０６
はつＡツヂドックタイマ、３０８はトリガ制御回路、３
１０は３状態バツフア、３１２はＦ　Ｉ　Ｆ　Ｏレジス
タ、３１４はタイミング制御回路、３１６はアンド／オ
ア選択回路、３２５はリヒットゲート回路を示す。

Claims (2)

【特許請求の範囲】
1. （１）　剰余再循環型アナログ−ディジタル変換器の校
   正回路であって、 ディジタル基準信号１ｉ（２６−３７＞と、前記ディジ
   タル基準信号源（２６−３７＞に応答してアナログ基準
   信号を発生づるディジタル−アナログ変換器手段（１３
   ）と、 ディジタルおよびアナログ校正信号源（１７゜９）と、 前記アナログ校正信号とアナログ基準信号とを比較して
   前記アナログ校正信号とアブ」］グ基準信号どが所定の
   関係を有するときに表示（Ｍ　３コを発生する比較器手
   段（４０）と、 前記ディジタル基準信＠　ｗ（２６−３７）を制御して
   所定のパターンのディジタルＭ　準（ｉ；　Ｑを発生ず
   る手段（１５）と、 前記ディジタル校正信号とともに、前記比較器手段（４
   ０）に前記表示信号を発生さ１！る第１のパターンのデ
   ィジタル基準信号を決定するための手段（１５）と、 前記入力アナログ校正信号とともに、前記比較器手段（
   ４０）に前記表示信号を発生させる第２のパターンのデ
   ィジタル基準信号を決定する手段（１５）と、 ディジタル基準信号の前記第１および第２のパターンの
   間の差を変換係数として記憶するための手段（１７）と
   を備えた１１校正回路。
2. （２）　剰余再循環型−アナログ−ディジタル変換器の
   校正回路であって、 ディジタル基準信号源（２６−３７）と、前記ディジタ
   ル基ｔＩ！信号源（２６−３７）に応答してアナログ基
   準信号を発生するディジタル−アナログ変換器手段（１
   ３）と、 ディジタルおよびアナログ校正信号源（１７゜９）と、 前記アナ１コグ校正信号とアナログ基準ｆＲ号とを比較
   して前記アナログ校正信号とアブ−０グＭ準信号とが所
   定の関係を有するときに表示信号を発生する比較器手段
   （４０）と、 （ａ）　前記基準信号源（２６−３７＞を制罪１）で所
   定のパターンのディジタル基準信号を発生し、 （ｂ）　前記ディジタル校正信号とともに前記比較器手
   段（４０）に前記表示信号を発生させる第１のパターン
   のディジタル基準信号を決定し、（Ｃ）　前記人力アナ
   ログ校正信号とともに、前記比較器手段（４０）に前記
   表示信号を発生させる第２のパターンのディジタル基準
   信号を決定し、 （ｄ）　ディジタル基準信号の前記第１および第２のパ
   ターンの間の差を変換係数として記憶するようにプログ
   ラムされたコンピュータ（１７）とを備えた、校正回路
   。