JP3095756B2 - 自己較正ａ―ｄおよびｄ―ａ変換器 - Google Patents
自己較正ａ―ｄおよびｄ―ａ変換器Info
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- Engineering & Computer Science (AREA)
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- Electrical Discharge Machining, Electrochemical Machining, And Combined Machining (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、請求項１の前文による自己較正Ａ−Ｄお
よびＤ−Ａ変換器に関するものである。
よびＤ−Ａ変換器に関するものである。
〔従来の技術〕 種々の形式のシステムの間の最も重要かつ臨界的なイ
ンタフェースは一般にシステムのアナログ部分とディジ
タル部分との間の接続である。その際にディジタル回路
とアナログ回路との間のインタフェースはＤ−Ａ変換器
を必要とし、またアナログ回路とディジタルとの間のイ
ンタフェースは相応にＡ−Ｄ変換器を必要とする。Ａ−
Ｄ変換器によりＤ−Ａ変換器が、またＤ−Ａ変換器によ
りＡ−Ｄ変換器が構成され得る。もちろん実在しない理
想的変換器はディジタルまたはアナログ信号を遅れなし
に、また誤差なしにアナログまたはディジタル信号に変
換する。
ンタフェースは一般にシステムのアナログ部分とディジ
タル部分との間の接続である。その際にディジタル回路
とアナログ回路との間のインタフェースはＤ−Ａ変換器
を必要とし、またアナログ回路とディジタルとの間のイ
ンタフェースは相応にＡ−Ｄ変換器を必要とする。Ａ−
Ｄ変換器によりＤ−Ａ変換器が、またＤ−Ａ変換器によ
りＡ−Ｄ変換器が構成され得る。もちろん実在しない理
想的変換器はディジタルまたはアナログ信号を遅れなし
に、また誤差なしにアナログまたはディジタル信号に変
換する。
多くの形式のＡ−ＤおよびＤ−Ａ変換器では、予め定
められた参照量から変換のために必要とされる別の量を
導き出す参照要素が必要とされる。これらの参照要素は
重み付けされた回路網を形成する。実際に、重み付けさ
れた回路網はたいてい抵抗、コンデンサまたはトランジ
スタにより実現される。このような変換器はたとえば、
重み付けされた回路網がキャパシタンスから成っている
電荷再分配方式の変換器を１つの代表例とする逐次近似
の方法により動作する。
められた参照量から変換のために必要とされる別の量を
導き出す参照要素が必要とされる。これらの参照要素は
重み付けされた回路網を形成する。実際に、重み付けさ
れた回路網はたいてい抵抗、コンデンサまたはトランジ
スタにより実現される。このような変換器はたとえば、
重み付けされた回路網がキャパシタンスから成っている
電荷再分配方式の変換器を１つの代表例とする逐次近似
の方法により動作する。
米国特許第4,399,426号明細書から、逐次近似および
電荷分配の原理により動作するこのような変換器は公知
であり、この変換器は重み付けされたキャパシタンスに
よる変換器回路網とならんで、それぞれ逐次近似レジス
タにより制御される少なくとも１つのキャパシタンスに
よる較正および補正回路網を含んでいる。出力側で回路
網範囲はコンパレータと接続されており、その出力は逐
次近似レジスタに帰還されている。逐次近似レジスタは
１つの演算装置と接続されており、それにより較正過程
で理想的な重み付けまたはビット分解能のために必要と
される較正および補正回路網の補正キャパシタンスが決
定され、また記憶される。その後に変換過程では演算装
置により、当該の補正キャパシタンスが変換器の各キャ
パシタンスに対応付けられているスイッチにより接続さ
れるように計らう。本方法はキャパシタンスによらない
回路網要素でも実行可能である。
電荷分配の原理により動作するこのような変換器は公知
であり、この変換器は重み付けされたキャパシタンスに
よる変換器回路網とならんで、それぞれ逐次近似レジス
タにより制御される少なくとも１つのキャパシタンスに
よる較正および補正回路網を含んでいる。出力側で回路
網範囲はコンパレータと接続されており、その出力は逐
次近似レジスタに帰還されている。逐次近似レジスタは
１つの演算装置と接続されており、それにより較正過程
で理想的な重み付けまたはビット分解能のために必要と
される較正および補正回路網の補正キャパシタンスが決
定され、また記憶される。その後に変換過程では演算装
置により、当該の補正キャパシタンスが変換器の各キャ
パシタンスに対応付けられているスイッチにより接続さ
れるように計らう。本方法はキャパシタンスによらない
回路網要素でも実行可能である。
Ａ−ＤおよびＤ−Ａ変換器の自己較正のための他の可
能性は、必要な誤差量を求めるためにマイクロコンピュ
ータを使用することにある。
能性は、必要な誤差量を求めるためにマイクロコンピュ
ータを使用することにある。
マイクロコンピュータの使用は、かなりの占有面積を
要するので、ビット分解能の高い変換器において初めて
関心をひく。２つまたはそれ以上の逐次近似レジスタの
使用は回路が複雑になり、また変換器の占有面積が大き
くなることに通ずる。
要するので、ビット分解能の高い変換器において初めて
関心をひく。２つまたはそれ以上の逐次近似レジスタの
使用は回路が複雑になり、また変換器の占有面積が大き
くなることに通ずる。
本発明の課題は、回路技術的複雑さを比較的少なく
し、また占有面積を小さくすることを可能にする自己較
正Ａ−ＤおよびＤ−Ａ変換器を提供することである。
し、また占有面積を小さくすることを可能にする自己較
正Ａ−ＤおよびＤ−Ａ変換器を提供することである。
この課題は、冒頭に記載した種類の自己較正Ａ−Ｄお
よびＤ−Ａ変換器において請求項１の特徴部分に記載の
手段によって解決される。
よびＤ−Ａ変換器において請求項１の特徴部分に記載の
手段によって解決される。
本発明は、変換のためにいずれにせよ使用される逐次
近似レジスタを補正値を求めるためにも使用するという
考え方に基づいている。こうして逐次近似レジスタが二
重に使用され得る。
近似レジスタを補正値を求めるためにも使用するという
考え方に基づいている。こうして逐次近似レジスタが二
重に使用され得る。
本発明は、変換器の複雑さおよび占有面積を顕著に減
じ得るという利点を有する。さらに本発明は、通常の変
換器、アルゴリズム変換器または冗長変換器に同じ仕方
で有利に使用され得る。
じ得るという利点を有する。さらに本発明は、通常の変
換器、アルゴリズム変換器または冗長変換器に同じ仕方
で有利に使用され得る。
以下、図面に示されている実施例により本発明を一層
詳細に説明する。
詳細に説明する。
第１図によれば、変換器のキャパシタンス回路網は２
つの回路網範囲、すなわち重み付けされたキャパシタン
スによる変換器回路網WCNを有する範囲およびキャパシ
タンスによる較正および補正回路網KCNを有する範囲に
分割されている。変換器回路網WCNは共通の節点を有
し、この節点に較正および補正回路網KCNも、通常結合
キャパシタンスを介して、接続されている。この節点は
場合によっては別の結合キャパシタンスの使用のもとに
コンパレータＫに通じている。コンパレータＫの出力端
は逐次近似レジスタSARの入力端に導かれている。逐次
近似レジスタの出力端は一方では変換器の図示されてい
ない出力端を形成し、他方では両マルチプレクサMUX1お
よびMUX2にも演算装置RWにも導かれている。演算装置RW
は導線を介してマルチプレクサMUX2と接続されており、
他方マルチプレクサMUX1は較正論理回路KLに接続されて
いる別の入力端を有する。マルチプレクサMUX1のｎ個の
出力端は変換器回路網WCNのｎ個のキャパシタンスに対
応付けられているスイッチを制御し、またマルチプレク
サMUX2のｉ個の出力端は較正および補正回路網KCNのｉ
個のキャパシタンスに対応付けられているスイッチを制
御する。較正および補正回路網KCNのキャパシタンスの
数ｉは通常は変換器回路網WCNのキャパシタンスの数ｎ
よりも小さいので、この数に相応する数の逐次近似レジ
スタSARの出力端のみがマルチプレクサMUX2または演算
装置RWに導かれている。同じくこの数は演算装置RWとマ
ルチプレクサMUX2との間の接続線の数に相応している。
つの回路網範囲、すなわち重み付けされたキャパシタン
スによる変換器回路網WCNを有する範囲およびキャパシ
タンスによる較正および補正回路網KCNを有する範囲に
分割されている。変換器回路網WCNは共通の節点を有
し、この節点に較正および補正回路網KCNも、通常結合
キャパシタンスを介して、接続されている。この節点は
場合によっては別の結合キャパシタンスの使用のもとに
コンパレータＫに通じている。コンパレータＫの出力端
は逐次近似レジスタSARの入力端に導かれている。逐次
近似レジスタの出力端は一方では変換器の図示されてい
ない出力端を形成し、他方では両マルチプレクサMUX1お
よびMUX2にも演算装置RWにも導かれている。演算装置RW
は導線を介してマルチプレクサMUX2と接続されており、
他方マルチプレクサMUX1は較正論理回路KLに接続されて
いる別の入力端を有する。マルチプレクサMUX1のｎ個の
出力端は変換器回路網WCNのｎ個のキャパシタンスに対
応付けられているスイッチを制御し、またマルチプレク
サMUX2のｉ個の出力端は較正および補正回路網KCNのｉ
個のキャパシタンスに対応付けられているスイッチを制
御する。較正および補正回路網KCNのキャパシタンスの
数ｉは通常は変換器回路網WCNのキャパシタンスの数ｎ
よりも小さいので、この数に相応する数の逐次近似レジ
スタSARの出力端のみがマルチプレクサMUX2または演算
装置RWに導かれている。同じくこの数は演算装置RWとマ
ルチプレクサMUX2との間の接続線の数に相応している。
両マルチプレクサの入力端は、較正過程CPに対する信
号Ｃもしくは補正過程等を有する変換過程WPに対する信
号Ｗが与えられ得る制御端子SEにより制御される。較正
過程に対する信号Ｃの印加の際に、信号Ｃに相応する両
マルチプレクサの入力端は能動化され、また通過接続さ
れる。較正経過はそれ自体は公知の仕方で進行する。他
方において変換過程に対する信号Ｗが与えられると、通
常の変換過程に対して規範的なマルチプレクサ回路MUX1
の入力端が変換器回路網WCNのスイッチに通過接続され
る。変換器回路網のキャパシタンスを補正するため、次
いで演算装置RWが、相応の入力端を通過接続するマルチ
プレクサ回路MUX2により較正および補正回路網KCNの必
要な補正キャパシタンスを制御する。
号Ｃもしくは補正過程等を有する変換過程WPに対する信
号Ｗが与えられ得る制御端子SEにより制御される。較正
過程に対する信号Ｃの印加の際に、信号Ｃに相応する両
マルチプレクサの入力端は能動化され、また通過接続さ
れる。較正経過はそれ自体は公知の仕方で進行する。他
方において変換過程に対する信号Ｗが与えられると、通
常の変換過程に対して規範的なマルチプレクサ回路MUX1
の入力端が変換器回路網WCNのスイッチに通過接続され
る。変換器回路網のキャパシタンスを補正するため、次
いで演算装置RWが、相応の入力端を通過接続するマルチ
プレクサ回路MUX2により較正および補正回路網KCNの必
要な補正キャパシタンスを制御する。
逐次近似レジスタの特に有利な実施例はドイツ連邦共
和国特許出願公開第3629832.8号明細書に示されてい
る。そこに説明されている逐次近似レジスタはさらに、
異なった語長を較正または変換段階で使用する可能性を
与える。逐次近似レジスタをシフトされて通過する論理
１はその際にそれぞれ既に決定された桁の数を示す。タ
ッピングに応じて例えばフリップフロップにより較正お
よび変換過程の終了のための信号が発生され得る。
和国特許出願公開第3629832.8号明細書に示されてい
る。そこに説明されている逐次近似レジスタはさらに、
異なった語長を較正または変換段階で使用する可能性を
与える。逐次近似レジスタをシフトされて通過する論理
１はその際にそれぞれ既に決定された桁の数を示す。タ
ッピングに応じて例えばフリップフロップにより較正お
よび変換過程の終了のための信号が発生され得る。
第２図には、変換器回路網WCNのスイッチに対応付け
られている較正論理回路KLおよびマルチプレクサ回路MU
X1の回路部分を実現するための１つの実施例が示されて
いる。変換器回路網WCNの１つのスイッチに対応付けら
れているマルチプレクサ部分は、トランスファゲートと
して動作する両トランジスタT1およびT2から成ってい
る。端子SEに与えられている信号に応じてトランジスタ
T1もしくはトランジスタT2が導通接続される。両トラン
ジスタの出力回路は一方では互いに、また変換器回路網
WCNと接続されており、また他方ではトランジスタT1で
は逐次近似レジスタSARの出力端と、またトランジスタT
2では較正論理回路KLの出力端と接続されている。この
較正論理回路は、変換器回路網WCNのなかに含まれてい
る較正すべき重み付けキャパシタンスの数ｎと同数の段
を有する。較正論理回路は段から段へと次々と接続され
る論理電位Fiにより、また図示されていない進行制御部
から発生される制御信号KAにより制御される。信号Fiは
各クロックによりそれぞれすぐ次の段Ｆ（ｉ−１）に次
々と接続される。
られている較正論理回路KLおよびマルチプレクサ回路MU
X1の回路部分を実現するための１つの実施例が示されて
いる。変換器回路網WCNの１つのスイッチに対応付けら
れているマルチプレクサ部分は、トランスファゲートと
して動作する両トランジスタT1およびT2から成ってい
る。端子SEに与えられている信号に応じてトランジスタ
T1もしくはトランジスタT2が導通接続される。両トラン
ジスタの出力回路は一方では互いに、また変換器回路網
WCNと接続されており、また他方ではトランジスタT1で
は逐次近似レジスタSARの出力端と、またトランジスタT
2では較正論理回路KLの出力端と接続されている。この
較正論理回路は、変換器回路網WCNのなかに含まれてい
る較正すべき重み付けキャパシタンスの数ｎと同数の段
を有する。較正論理回路は段から段へと次々と接続され
る論理電位Fiにより、また図示されていない進行制御部
から発生される制御信号KAにより制御される。信号Fiは
各クロックによりそれぞれすぐ次の段Ｆ（ｉ−１）に次
々と接続される。
較正段階ではトランジスタT2は導通し、また次々と変
換器回路網WCNのすべてのキャパシタンスが回路網のそ
れぞれより低く重み付けされたキャパシタンスと比較さ
れ、また較正および補正回路網KCNの補正キャパシタン
スまたはキャパシタンス値が確認される。変換段階では
トランジスタT2は遮断し、またトランジスタT1により逐
次近似レジスタSARの出力端が変換器回路網WCNのスイッ
チに接続される。
換器回路網WCNのすべてのキャパシタンスが回路網のそ
れぞれより低く重み付けされたキャパシタンスと比較さ
れ、また較正および補正回路網KCNの補正キャパシタン
スまたはキャパシタンス値が確認される。変換段階では
トランジスタT2は遮断し、またトランジスタT1により逐
次近似レジスタSARの出力端が変換器回路網WCNのスイッ
チに接続される。
第１図は逐次近似の方法による本発明によるＡ−Ｄ変換
器の原理回路図、第２図は較正論理回路とスイッチを制
御するためのマルチプレクサとの１つの実施例の回路図
である。 Ｋ……コンパレータ KCN……較正および補正回路網 KL……較正論理回路 MUX1、MUX2……マルチプレクサ RW……演算装置 SAR……逐次近似レジスタ SE……制御端子 WCN……変換器回路網
器の原理回路図、第２図は較正論理回路とスイッチを制
御するためのマルチプレクサとの１つの実施例の回路図
である。 Ｋ……コンパレータ KCN……較正および補正回路網 KL……較正論理回路 MUX1、MUX2……マルチプレクサ RW……演算装置 SAR……逐次近似レジスタ SE……制御端子 WCN……変換器回路網
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 1/10 H03M 1/02 H03M 1/38
Claims (1)
- 【請求項１】少なくとも１つの逐次近似レジスタ（SA
R）を有する制御装置（SAR、KL、RW、MUX1、MUX2、SE）
から変換および補正段階ならびに較正段階を実行するた
め回路網要素に対応付けられているスイッチを介して制
御され、またコンパレータ（Ｋ）を介して制御装置（SA
R、KL、RW、MUX1、MUX2、SE）に帰還されている重み付
けされた変換器回路網（WCN）および較正および補正回
路網（KCN）を有する逐次近似の原理による自己較正Ａ
−ＤおよびＤ−Ａ変換器において、 制御装置（SAR、KL、RW、MUX1、MUX2、SE）が単一の逐
次近似レジスタ（SAR）を含んでおり、変換器回路網（W
CN）に対して、または較正および補正回路網（KCN）に
対して、入力側で較正論理回路（KL）または演算装置
（RW）と、またそれぞれ逐次近似レジスタ（SAR）の対
応付けられている出力端と接続されているそれぞれ１つ
のマルチプレクサ装置（MUX1、MUX2）が設けられ、 その際、演算装置（RW）は、変換器回路網（WCN）の回
路網要素の補正のために、逐次近似レジスタ（SAR）と
ともに対応付けられたマルチプレクサ装置（MUX1）を制
御し、 その際、較正論理回路（KL）は、逐次近似レジスタ（SA
R）により確定された値をさらに処理し、それによって
対応付けられたマルチプレクサ装置（MUX2）を制御する ことを特徴とする自己較正Ａ−ＤおよびＤ−Ａ変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP88116238.2 | 1988-09-30 | ||
| EP88116238A EP0360922B1 (de) | 1988-09-30 | 1988-09-30 | Selbstkalibrierender A/D- und D/A-Wandler |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02135821A JPH02135821A (ja) | 1990-05-24 |
| JP3095756B2 true JP3095756B2 (ja) | 2000-10-10 |
Family
ID=8199412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01255115A Expired - Lifetime JP3095756B2 (ja) | 1988-09-30 | 1989-09-29 | 自己較正ａ―ｄおよびｄ―ａ変換器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4970515A (ja) |
| EP (1) | EP0360922B1 (ja) |
| JP (1) | JP3095756B2 (ja) |
| AT (1) | ATE94007T1 (ja) |
| DE (1) | DE3883762D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3248304B2 (ja) * | 1993-07-07 | 2002-01-21 | 松下電器産業株式会社 | Ｄａｃ出力値算出回路 |
| DE19512495C1 (de) * | 1995-04-04 | 1996-08-14 | Siemens Ag | Verfahren zur Selbstkalibrierung eines A/D- oder D/A-Wandlers |
| US6191715B1 (en) | 1998-10-29 | 2001-02-20 | Burr-Brown Corporation | System for calibration of a digital-to-analog converter |
| US6417794B1 (en) * | 1999-09-09 | 2002-07-09 | Cirrus Logic, Inc. | System and apparatus for digitally calibrating capacitors in an analog-to-digital converter using successive approximation |
| KR100682244B1 (ko) * | 2000-08-18 | 2007-02-15 | 매그나칩 반도체 유한회사 | 클럭 피드스루 및 애퍼처 불확정도를 줄인아날로그-디지털 변환 장치 |
| KR100669256B1 (ko) | 2005-05-23 | 2007-01-16 | 주식회사 화인테크닉스 | 분체정량공급기 및 이를 갖는 원료공급장치와분체정량공급방법 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4077035A (en) * | 1976-05-10 | 1978-02-28 | International Business Machines Corporation | Two-stage weighted capacitor circuit for analog-to-digital and digital-to-analog converters |
| US4517549A (en) * | 1980-08-25 | 1985-05-14 | Oki Electric Industry Co., Ltd. | Weighted capacitor analogue-digital converters |
| US4399426A (en) * | 1981-05-04 | 1983-08-16 | Tan Khen Sang | On board self-calibration of analog-to-digital and digital-to-analog converters |
| NL8402023A (nl) * | 1984-06-27 | 1986-01-16 | Philips Nv | Halfgeleiderinrichting met een niet-vluchtige geheugentransistor. |
| JPH0628340B2 (ja) * | 1985-12-24 | 1994-04-13 | ソニ−・テクトロニクス株式会社 | アナログ・デジタル変換装置用校正方法 |
| US4679028A (en) * | 1986-03-31 | 1987-07-07 | Motorola Inc. | Fault detection algorithm for successive-approximation A/D converters |
| DE3750717D1 (de) * | 1986-09-02 | 1994-12-08 | Siemens Ag | Sukzessives Approximations-Register. |
-
1988
- 1988-09-30 DE DE88116238T patent/DE3883762D1/de not_active Expired - Lifetime
- 1988-09-30 AT AT88116238T patent/ATE94007T1/de not_active IP Right Cessation
- 1988-09-30 EP EP88116238A patent/EP0360922B1/de not_active Expired - Lifetime
-
1989
- 1989-09-29 JP JP01255115A patent/JP3095756B2/ja not_active Expired - Lifetime
- 1989-09-29 US US07/415,058 patent/US4970515A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0360922A1 (de) | 1990-04-04 |
| US4970515A (en) | 1990-11-13 |
| ATE94007T1 (de) | 1993-09-15 |
| DE3883762D1 (de) | 1993-10-07 |
| EP0360922B1 (de) | 1993-09-01 |
| JPH02135821A (ja) | 1990-05-24 |
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