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JPH02155457A - 自己較正ａ―ｄおよびｄ―ａ変換器 - Google Patents

自己較正ａ―ｄおよびｄ―ａ変換器

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JPH02155457A
JPH02155457A JP1255117A JP25511789A JPH02155457A JP H02155457 A JPH02155457 A JP H02155457A JP 1255117 A JP1255117 A JP 1255117A JP 25511789 A JP25511789 A JP 25511789A JP H02155457 A JPH02155457 A JP H02155457A
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converter
network
capacitance
capacitances
weighting
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Siemens Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、請求項１の前文による自己較正ＡＤおよび
Ｄ−Ａ変換器に関するものである。
〔従来の技術〕
種々の形式のシステムの間の最も重要かつ臨界的なイン
タフェースは一般にシステムのアナログ部分とディジタ
ル部分との間の接続である。その際にディジタル回路と
アナログ回路との間のインタフェースはＤ−Ａ変換器を
必要とし、またアナログ回路とディジタルとの間のイン
タフェースは相応にＡ−Ｄ変換器を必要とする。Ａ−Ｄ
変換器によりＤ−Ａ変換器が、またＤ−Ａ変換器により
Ａ−Ｄ変換器が構成され得る。もちろん実在しない理想
的変換器はディジタルまたはアナログ信号を遅れなしに
、また誤差なしに１つのアナログまたはディジタル信号
に変換する。
多くの形式のＡ−ＤおよびＤ−Ａ変換器では、予め定め
られた参照量から変換のために必要とされる別の量を導
き出す参照要素が必要とされる。
これらの参照要素は重み付けされた回路網を形成する。
実際に、重み付けされた回路網はたいてい抵抗、コンデ
ンサまたはトランジスタにより実現される。このような
変換器はたとえば、重み付けされた回路網がキャパシタ
ンスから成っている電荷再分配方式の変換器を１つの代
表例とする逐次近似の方法により動作する。
重み付けされた回路網を有する変換器では、重み付けさ
れた要素が互いに正確に予め定められた比関係にあるこ
とが重要である。高精度の変換器に対しては、重み付け
された要素が高精度でなければならない。しかし、重み
付けされた要素が十分に正確に製造され得ないので、問
題が生ずる。
従って、通常は補正がたとえばトリミング法により、ま
たは補正ＦＲＯＭの使用により行われるが、これらの方
法は欠点を有する。
Ａ−ＤまたはＤ−Ａ変換器を較正するための別の可能性
は自己較正の可能性にあり、たとえば米国特許箱４，４
５１，８２１号明細書およびエイチ、ニス。
リー（Ｈ，Ｓ、Ｌｅｅ）およびデイ−、ホラジス（Ｄ、
Ｈｏｄｇｅｓ）の論文“Ａ−Ｄ変換器の自己較正技術”
米国電気電子学会論文集回路およびシステム編、第ＣＡ
ｓ　−３０巻、第３号、１９８３年３月、第１８８頁か
ら公知である。
逐次近似の記載されている自己較正方法は、最小要素が
二重に存在している２進に重み付けされた回路網を前提
としている。その際に理想的な場合には重み付けされた
要素はすべてのより低く重み付けされた要素（ビット）
の和に等しい、この自己較正の際に段階的に各重み付け
された回路網の要素に対してすべてのそれぞれより低く
重み付けされた要素の重み付けの和からの偏差が確認さ
れる。理想的には零であるこの差から明らかに、各重み
付けされた要素に対応付けられている重み付けされた６
差が決定され、記憶され、その後に変換過程で結果の補
正のために利用され得る。この重み付け誤差は通常重み
付けされた補正回路網により求められ、また記憶される
。補正重み付けを個々の重み付けされた要素に対応付け
るためには計算ユニット、たとえばマイクロコンピュー
タが必要である。
米国特許筒４，３９９，４２６号明細書から、多数のキ
ャパシタンス回路網を誤差補正のために設けることは公
知である。
前記のリーおよびホラジスの刊行物には、重み付けされ
たキャパシタンスによる主回路網と、梯子形抵抗回路か
ら成る部分回路網とを変換器回路網として利用する自己
較正Ａ−Ｄ変換器が記載されている。較正および補正回
路網は同じく梯子形抵抗回路から成っている０両抵抗回
路網はそれぞれ１つの結合コンデンサを介して主回路網
の共通の節点に接続され、この節点は後段に接続されて
いるコンパレータの入力端にも通じている。上記の変換
器は、抵抗回路網を通って静的状態でも電流が流れ、こ
の電流が損失電力を発生し、また変換器の到達可能な精
度を低下させるという欠点を有する。
〔発明が解決しようとする課題〕
本発明の課題は、静的状態での損失電力が小さく、また
変換器のより高い精度を可能にする自己較正Ａ−Ｄおよ
びＤ−Ａ変換器を提供することである。
〔課題を解決するための手段〕
この課題は、冒頭に記載した種類の自己較正Ａ−Ｄおよ
びＤ−Ａ変換器において、本発明によれば、請求項１の
特徴部分に記載の手段によって解決される。
本発明の実施例は請求項２以下にあげられている。
〔発明の効果〕
本発明は、キャパシタンス回路網の使用により静的電流
が流れず、また静的電圧降下が生ぜず、従って損失電力
が最小であるという利点を有する。
こうして本質的な誤差源が排除され得る。
〔実施例〕
以下、図面に示されている実施例により本発明を一層詳
細に説明する。
変換器は、キャパシタンスＣＡＬないしＣＡｍを有する
重み付けされたキャパシタンスによる主変換器回路網Ｍ
Ｎと、キャパシタンスＣＢＩないしＣＢｎを有するキャ
パシタンスによる部分変換器回路網ＬＮと、キャパシタ
ンスＣＣＩないしＣＣＯを有するキャパシタンスによる
較正および補正回路ｗＡｃＮとを含んでいる。３つの回
路網範囲ＭＮ、ＬＮおよびＣＮのキャパシタンスは重み
付け、好ましくは２進に重み付けされている。変換器の
キャパシタンスの各々にスイッチ回路網のなかで制御さ
れるスイッチが対応付けられており、それにより当該の
キャパシタンスがそれぞれ参照電位を導く端子ＵＲＩま
たはｔＪＲ２と接続され得る。各キャパシタンスの他方
の端子は３つの回路網範囲の各々に関して１つの加算点
と接続されている。この加算点は主変換器回路ｋＡＭＮ
では直接に節点Ｋｐと接続されており、それに対して部
分変換器回路網ＬＮおよび較正および補正回路網ＣＮに
対してはそれぞれ結合キャパシタンスＣＢＫまたはＣＣ
Ｋを介して節点Ｋｐと接続されている。
この節点ＫＰは場合によっては別の結合キャパシタンス
ＣＫを介してコンパレータにの入力端に接続されており
、その出力端は逐次近似レジスタＳＡＲを制御する。逐
次近似レジスタＳＡＲは一方ではディジタルの変換され
た出力信号が取り出され得る出力端を有し、他方では変
換器キャパシタンスに対応付けられている参照符号を付
されていないスイッチを制御し、また第三には出力を補
正および計算ユニッ）ＫＲＥに導く、補正および計算ユ
ニットＫＲＥは較正および補正回路ｙＩｃＮと接続され
ている。
図面による装置では、場合によっては設けられている逐
次近似レジスタを制御するための時間コントロールユニ
ット、場合によっては必要な図示されていないマルチプ
レクサおよび通常の回路によるコントロールおよび計算
ユニットＫＲＥが設けられていることが前提とされてい
る。相応してコントロー化および計算ユニットＫＲＥは
必要な較正論理回路またはマイクロプロセッサユニ・・
ノド、メモリ要素ならびに較正および補正過程に必要な
別の要素を含んでいる。
３つの回路網範囲ＭＮＳＬＮおよびＣＮのキャパシタン
スは好ましくは２進の重み付けの際にその値を互いに無
関係に選択可能である。主変換器回路′ｆＡＭＮおよび
部分変換器回路網ＬＮのなかの重み付けキャパシタンス
の数は変換器のビット分解能に相当している。好ましく
はその際に主変換器回路網ＭＮのなかのキャパシタンス
の数は部分変換器回路網ＬＮのなかのキャパシタンスの
数よりも大きく、またはそれに等しい、１２ビツトの分
解能を有する変換器ではたとえば回路網ＭＮは８ビツト
の分解能を許す８つのキャパシタンスを含んでいてよく
、他方において回路網ＬＮは４ビツトの分解能を４つの
重み付けキャパシタンスにより許す。部分変換器回路４
１ｉＩＬＮの最小の重み付けキャパシタンスはその際に
二重に構成されている。好ましくは部分変換器回路網Ｌ
Ｎは最下位ビットの半分（ＬＳＢ／２）に相当するもう
１つの補正キャパシタンスを有する６図面の実施例では
、そのことは１２ビツト変換器において、主変換器回路
網ＭＮがＣＡＬないしＣＡｍ　−１２８ＸＣＡｌのキャ
パシタンス値を含んでいることを意味する０部分変換器
回路網ＬＮにおいてはＣＢＩ−０゜５ｘＣＢ２およびＣ
Ｂ２−ＣＢ５ならびにＣＢｎ−８ＸＣＢ２である０部分
変換器回路網ＬＮの最小の重み付けキャパシタンスＣＢ
２は主変換器回路網の最小の重み付けキャパシタンスＣ
ＡＬと無関係であるけれども、好ましくはＣＢ２はＣＡ
Ｌの２倍の値にほぼ等しく選定される。
較正および補正回路網ＣＮのキャパシタンスは同しく両
変換器回路網範囲の重み付けキャパシタンスＣＡｉおよ
びＣＢｉに無関係である０回路網範囲ＣＮに対するキャ
パシタンスの数、すなわち到達可能な分解能は自由に選
択可能であり、また到達可能な精度と費用との間の妥協
を呈する。１２ビツト変換器の例では、好ましくは６ビ
ツトの分解能、すなわち６つのキャパシタンスが設けら
れている。好ましくは、較正および補正回路網ＯＮの最
小の重み付けキャパシタンスＣＣＩは主変換器回路網の
最小の重み付けキャパシタンスＣＡ１に対する値の半分
にほぼ等しい。
部分変換器回路網ＬＮに対する結合コンデンサＣＢＫは
１つのテクノロジーの場合には漏れキャパシタンスなし
では主変換器回路網の最小の重み付けキャパシタンスＣ
ＡＩの値にほぼ等しい、しかし、この値は実際には、設
計により規定される漏れキャパシタンスの大きさに応じ
て、それよりも大きく、主変換器回路網ＭＮの最小の重
み付けキャパシタンスＣＡｌ０値の１倍と１．４倍との
間にある。補正すべき誤差は通常ＣＡＩよりも小さいの
で、ＣＢＫは典型的に較正および補正回路網ＣＮの結合
キャパシタンスＣＣＫよりも大きい。
この結合キャパシタンスＣＣＫは主変換器回路網の最小
の重み付けキャパシタンスＣＡＩの値に関係している。
その大きさは較正精度または最大較正され得る誤差に従
う、変換器装置の設計に応じてその値は回路ｗ４ＭＮの
最小の重み付けキャパシタンスＣＡＩの値の０．１倍と
１倍との間にある。
本発明による変換器装置は、最小の重み付けキャパシタ
ンスおよびこれが理想的であるという前提から出発する
自己較正方法にも、すべての重み付けキャパシタンスの
和が理想的であるという前提から出発する方法にも適し
ている。後者の方法では補正に関する回路費用は低減さ
れるが、反面において場合によってはディジタル範囲の
費用が増大する。しかし、このことは欠点ではない、な
ぜならば、まさに最近のテクノロジープロセスでは非常
に小さい構造がディジタル論理回路に対して構成され得
るが、アナログ側を実現するのにより高い回路費用を要
するからである。
本発明による変換器装置では補正充電は較正および補正
回路網ＣＮにより形成され、また結合コンデンサＣＣＫ
を介して結合される。下位のビットに対する回路網ＬＮ
は同しくキャパシタンスにより構成されているので、変
換器は梯子形抵抗回路を有する公知の変換器にくらべて
、静的電流が流れないという利点を有する。それにより
一方では損失電力が減ぜられ、他方では静的電圧降下が
生じない、こうしてたとえばプレートから回路内部を経
て参照電位に対する端子への電圧降下のような主要な誤
差源が排除され、またより良好なオフセット特性および
より良好な増幅特性が生ずるので、より高い精度が達成
され得る。ただし部分変換器回路！［ｌＬＮの結合キャ
パシタンスＣＢＫに対する最適な値が可能なかぎり正確
に決定されなければならない、誤った決定の際には部分
変換器回路網ＬＮの重み付けキャパシタンスの数の増大
と共に、すなわちビット分解能の増大と共に、較正され
ない場合に非直線性、特に微分非直線性の増大として現
れるマツチングエラーが生ずることになる。ただしこの
作用はレイアウトおよび回路技術的対策により、たとえ
ば漏れキャパシタンスの最小化または部分変換器回路網
ＬＮの全キャパシタンスの増大により補償され得る。そ
の他の点では、さらに、場合によっては最適に決定され
なかった結合キャパシタンスＣＢＫの値を通常の自己較
正の進行中に求め、また変換の際に補正する可能性もあ
る。
実施例で説明されたＡ−Ｄ変換器により通常の仕方でＤ
−Ａ変換器が実現され得る。
【図面の簡単な説明】
図面は重み付けされたキャパシタンス回路網を有する逐
次返信の方法によるＡ−Ｄ変換器の実施例の回路図であ
る。 ＣＡ　ｉ、ＣＢ　ｉ、ＣＣｉ・・・キャパシタンスＣＫ
、ＣＢＫ、ＣＣＫ・・・結合キャパシタンスＣＮ・・・
較正および補正回路網 Ｋ・・・コンパレータ Ｋｐ・・・節点 ＫＲＥ・・・補正および計算ユニット ＬＮ・・・部分変換器回路網 ＭＮ・・・主変換器回路網 ＳＡＲ・・・逐次近似レジスタ ＵＲＩ、ＵＲ２・・・参照電圧端子

Claims (1)

  1. 【特許請求の範囲】 １）最上位ビットに対する重み付けされたキャパシタン
    スによる主変換器回路網（ＭＮ）であって、そのキャパ
    シタンス（ＣＡｉ）がそれぞれ１つの端子で、コンパレ
    ータ（Ｋ）の入力端と接続されている節点（Ｋｐ）に接
    続されている主変換器回路網（ＭＮ）と、より下位のビ
    ットに対する部分変換器回路網（ＬＮ）と、それぞれ１
    つの結合コンデンサ（ＣＢＫＮ、ＣＣＫ）を介して節点
    （Ｋｐ）に接続されている較正および補正回路網（ＣＮ
    ）とを有する電荷再分配原理による自己較正Ａ−Ｄおよ
    びＤ−Ａ変換器において、部分変換器回路網（ＬＮ）お
    よび較正および補正回路網（ＣＮ）がキャパシタンスに
    より構成されていることを特徴とする自己較正Ａ−Ｄお
    よびＤ−Ａ変換器。 ２）両変換器回路網（ＭＮ、ＬＮ）および較正および補
    正回路網（ＣＮ）が互いに無関係な値のそれぞれ２進の
    重み付けキャパシタンス（ＣＡｉ、ＣＢｉ、ＣＣｉ）を
    有し、また部分変換器回路網の最小の重み付けキャパシ
    タンス（ＣＢ２）が二重に構成されていることを特徴と
    する請求項１記載の変換器。 ３）部分変換器回路網（ＬＮ）が最小の重み付けキャパ
    シタンス（ＣＢ２、ＣＢ３）の半分に相当する値の、最
    下位のビットに対する補正キャパシタンス（ＣＢ１）を
    含んでいることを特徴とする請求項１または２記載の変
    換器。 ４）両変換器回路網（ＭＮ、ＬＮ）のなかの重み付けキ
    ャパシタンス（ＣＡｉ、ＣＢ３ないしＣＢｎ）の数が変
    換器のビット分解能に相当し、また主変換器回路網（Ｍ
    Ｎ）が部分変換器回路網（ＬＮ）にくらべて少なくとも
    同数の重み付けキャパシタンスを含んでいることを特徴
    とする請求項１ないし３の１つに記載の変換器。 ５）部分変換器回路網（ＬＮ）の最小の重み付けキャパ
    シタンス（ＣＢ２）が主変換器回路網（ＭＮ）の最小の
    重み付けキャパシタンス（ＣＡ１）の２倍の値に相当す
    ることを特徴とする請求項２ないし４の１つに記載の変
    換器。 ６）較正および補正回路網（ＣＮ）の重み付けキャパシ
    タンス（ＣＣ１）の数が選択可能であり、また特に変換
    器のビット分解能の半分に相当することを特徴とする請
    求項２ないし５の１つに記載の変換器。 ７）較正および補正回路網（ＣＮ）の最小の重み付けキ
    ャパシタンス（ＣＣ１）が主変換器回路網（ＭＮ）の最
    小の重み付けキャパシタンス（ＣＡ１）の約半分の大き
    さであることを特徴とする請求項２ないし６の１つに記
    載の変換器。 ８）主変換器回路網（ＭＮ）の最小の重み付けキャパシ
    タンス（ＣＡ１）の０．１ないし１．４倍の値が部分変
    換器回路網（ＬＮ）に対する結合コンデンサ（ＣＢＫ）
    の値に相当することを特徴とする請求項２ないし７の１
    つに記載の変換器。 ９）主変換器回路網（ＭＮ）の最小の重み付けキャパシ
    タンス（ＣＡ１）の０．１ないし１倍の値が較正および
    補正回路網（ＣＮ）に対する結合コンデンサ（ＣＣＫ）
    の値に相当することを特徴とする請求項２ないし８の１
    つに記載の変換器。
JP01255117A 1988-09-30 1989-09-29 自己較正ａ―ｄおよびｄ―ａ変換器 Expired - Lifetime JP3115296B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP88116230.9 1988-09-30
EP88116230A EP0360914B1 (de) 1988-09-30 1988-09-30 Selbstkalibrierender A/D- und D/A-Wandler

Publications (2)

Publication Number Publication Date
JPH02155457A true JPH02155457A (ja) 1990-06-14
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EP (1) EP0360914B1 (ja)
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DE (1) DE3850879D1 (ja)

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