JPH0628340B2

JPH0628340B2 - アナログ・デジタル変換装置用校正方法

Info

Publication number: JPH0628340B2
Application number: JP60291010A
Authority: JP
Inventors: 宏己勝又; 利吉室岡; 健子湯本
Original assignee: Sony Tektronix Corp
Current assignee: Tektronix Japan Ltd
Priority date: 1985-12-24
Filing date: 1985-12-24
Publication date: 1994-04-13
Anticipated expiration: 2009-04-13
Also published as: DE3640672C2; DE3640672A1; GB2184620B; FR2592248A1; JPS62149224A; US4736189A; CA1252570A; GB8629434D0; GB2184620A; FR2592248B1

Description

【発明の詳細な説明】［産業上の利用分野］本発明は、共通のアナログ信号を受ける複数個のアナロ
グ・デジタル変換器に異なる位相のクロック信号を供給
して等価的に変換速度を早くしたアナログ・デジタル変
換装置の各クロック信号間の位相を校正する校正方法に
関する。

［従来の技術］近年、アナログ信号のデジタル処理が盛んに行なわれて
おり、処理するアナログ信号の周波数も益々高くなる傾
向にある。このため、アナログ信号をデジタル信号に変
換するアナログ・デジタル（以下、Ａ／Ｄという）変換
装置には、高いサンプリング周波数に応答するＡ／Ｄ変
換器、即ち、高速のＡ／Ｄ変換器が必要である。しか
し、単一の高速Ａ／Ｄ変換器は、技術的に困難なため、
十分に要求を満たすものが実現されていない。したがっ
て、従来はこの問題を解決するために、所謂インターリ
ーブ法を用いていた。このインターリーブ法は、Ｎ個
（Ｎは２以上の整数）のＡ／Ｄ変換器に共通のアナログ
入力信号を供給し、これらＮ個のＡ／Ｄ変換器にＮ相の
各クロック信号を夫々供給し、各Ａ／Ｄ変換器がＡ／Ｄ
変換する時点を順次ずらして、全体としてサンプリング
周波数を高くできるようにしていた。

第２図は、この従来のＡ／Ｄ変換装置のブロック図であ
る。第２図において、アナログ入力信号は、入力端子１
０を介してＮ個（図ではＮ＝２）のＡ／Ｄ変換器１２及
び１４に供給される。なお、Ａ／Ｄ変換器としては、並
列比較型Ａ／Ｄ変換器、又はこの並列比較型Ａ／Ｄ変換
器とデジタル・アナログ変換器と差動増幅器とを組み合
わせた直並列型Ａ／Ｄ変換器などが利用できる。クロッ
ク発生器１６は所望周波数で、位相が１８０度異なる２
相のクロック信号を発生する。Ａ／Ｄ変換器１２及び１
４は、これら２相の各クロック信号に応じてアナログ入
力信号をデジタル信号に変換する。Ａ／Ｄ変換器１２及
び１４の前段にサンプル・ホールド回路又はトラック・
ホールド回路を設けてもよいし、Ａ／Ｄ変換器自体にサ
ンプリング機能を設けてもよい。Ａ／Ｄ変換器１２及び
１４に供給されるクロック信号の位相が互いに１８０度
異なっているので、Ａ／Ｄ変換器１２及び１４は交互に
アナログ入力信号をサンプルし、デジタル信号に変換す
る。よって、全体としての最高サンプリング速度は、各
Ａ／Ｄ変換器の最高サンプリング速度のＮ倍、即ち、２
倍になる。

これらＡ／Ｄ変換器１２及び１４のデジタル出力信号を
マルチプレクサで交互に直接選択してもよいが、第２図
の場合は、Ａ／Ｄ変換器１２及び１４の出力信号をＲＡ
Ｍなどのメモリ２０及び２２に夫々記憶している。記憶
が終わった後、これらメモリ２０及び２２の記憶内容を
読み出し、マルチプレクサ（ＭＵＸ）２４により交互に
選択している。第２図に示す回路は、Ａ／Ｄ変換装置を
用いた波形記憶装置、トランジェント・デジタイザ又は
デジタル・オシロスコープなどに利用できる。

ところで、第２図に示したＡ／Ｄ変換装置が、第３図に
実線で示したように、所定等間隔ごとの時点ｔ_n-1、
ｔ_n、ｔ_n+1ｔ_n+2・・・・で傾斜波２６をサプリングし
てＡ／Ｄ変換すれば、即ち、Ａ／Ｄ変換器１２が時点ｔ
_n-1、ｔ_n+1、ｔ_n+3・・・・で傾斜波２６をサンプリン
グしＡ／Ｄ変換すると共に、Ａ／２変換器１４が時点ｔ
_n、ｔ_n+2・・・・で傾斜波２６をサンプリングしＡ／Ｄ
変換すれば、所定のデジタル出力信号の値ｄ_n-1、ｄ_n、
ｄ_n+1、ｄ_n+2・・・・が得られる。しかし、実際には、
複数のＡ／Ｄ変換器の特性、例えば伝播遅延特性の相
違、クロック信号の位相差が正確でないこと、Ａ／Ｄ変
換器の前回回路の伝播遅延特性の相違などにより、アナ
ログ入力信号は等価的に一定の期間毎にサンプイングさ
れ、Ａ／Ｄ変換されない。これは例えば、時点ｔ_n、ｔ
_n+2・・・・が時点ｔ′_n、ｔ′_n+2・・・・にずれたこ
とであり、この結果、デジタル信号の値もｄ_n、ｄ_n+2・
・・・からｄ′_n、ｄ′_n+2・・・・にずれてしまう。し
たがって、高周波信号の変換精度を上げるために複数の
Ａ／Ｄ変換器を用いたのにもかかわらず、精度が上がら
ないという問題があった。

この問題を解決する技術が本願特許出願人による特開昭
５６−１１５０２６号公報に開示されている。この技術
は第４図に示すごとく、Ａ／Ｄ変換器１２は、固定遅延
回路２６を介してクロック信号を受け、Ａ／Ｄ変換器１
４は可変遅延回路２８を介してクロック信号を受ける。
よって、可変遅延回路２８の遅延量を固定遅延回路２６
の遅延量よりも少なくすれば、Ａ／Ｄ変換器１４用のク
ロック信号をＡ／Ｄ変換器１２用のクロック信号よりも
相対的に位相を進めることができ、また、可変遅延回路
２８の遅延量を固定遅延回路２６の遅延量よりも多くす
れば、Ａ／Ｄ変換器１２用のクロック信号をＡ／Ｄ変換
器１４用のクロック信号よりも相対的に位相を進めるこ
とができる。すなわち、Ａ／Ｄ変換器１２及び１４用の
クロック信号の相対位相差を任意に調整できる。

クロック信号の相対位相を調整するには、スイッチ３０
により傾斜波発生器３２を選択し、第３図の実線２６で
示すごとき傾斜波信号をＡ／Ｄ変換器１２及び１４に供
給する。Ａ／Ｄ変換器１２及び１４は、傾斜波信号２６
を交互にＡ／Ｄ変換し、デジタル信号をメモリ２０及び
２２に順次記憶していく。所定量の記憶が終了すると、
中央処理装置（ＣＰＵ）などで構成された制御回路３４
が、メモリ２０からデジタル値ｄ_n-1、ｄ_n+1、ｄ_n+3・
・・・を得ると共に、メモリ２２からデジタル値ｄ_n、
ｄ_n+2、ｄ_n+4・・・を得る。そして、制御回路３４は、
ｄ_n−ｄ_n-1ｄ_n+1−ｄ_n、ｄ_n+2−ｄ_n+1、ｄ_n+3−ｄ_n+2・
・・・を計算し、これらの差が等しくなるように可変遅
延回路２８の遅延量を調整する。このように、複数のＡ
／Ｄ変換器用のクロック信号の相対位相を校正する。

［発明が解決しようとする問題点］上述の特開昭５６−１１５０２６号に開示された技術に
よれば、かなりの精度でＡ／Ｄ変換装置の位相に関連し
た変換誤差を校正できる。しかし、各Ａ／Ｄ変換器のビ
ット数が多くなってくると、基準信号としての傾斜波の
直線性が問題になってくる。これは、傾斜波以外を基準
信号として用いたとしても、その波形の純粋性が同様に
問題になってくる。多ビットの高精度Ａ／Ｄ変換装置を
校正するのに十分な基準波形を発生させることは極めて
困難である。よって、上述の従来の校正方法では、高精
度Ａ／Ｄ変換装置のクロック信号の相対位相を満足に校
正できなかった。

したがって、本発明の目的は、所謂インターリーブ方式
を用いた高精度Ａ／Ｄ変換装置の位相に関する誤差を校
正するＡ／Ｄ変換装置用校正方法の提供にある。

［問題点を解決するための手段］本発明によれば、Ｎ（Ｎは２以上の整数）相のクロック
信号を発生するクロック発生手段と、このクロック発生
手段からの各クロック信号に応じて共通のアナログ入力
信号をサンプリングしてデジタル信号に夫々変換するＮ
個のＡ／Ｄ変換器とを具えたＡ／Ｄ変換装置のＮ相の各
クロック信号間の位相を校正する方法において、クロッ
ク信号に同期した繰り返し基準信号をＮ個のＡ／Ｄ変換
器に共通に供給し、繰り返し基準信号の異なるサイクル
の同一対応サンプリング部分に対するＮ個のＡ／Ｄ変換
器のデジタル出力信号を夫々選択し、Ｎ個のＡ／Ｄ変換
器からの選択したデジタル出力信号が互いに異なる場
合、これらデジタル出力信号が互いに一致する方向にＮ
相の各クロック信号の位相を調整する。

［作用］本発明のＡ／Ｄ変換装置用校正方法であり、繰り返し基
準信号の各サイクルの同一対応サンプリング部分に対す
るＮ個のＡ／Ｄ変換器のデジタル信号を選択している。
この各サイクルの同一の対応サンプリング部分は、基準
信号の直線性に関係なく原理的には同一振幅のはずであ
り、また、このサンプリング部分は、順次異なるＡ／Ｄ
変換器によりＡ／Ｄ変換される。よって、このサプリン
グ部分に対応する各Ａ／Ｄ変換器のデジタル値が等しく
なる方向にＮ相のクロック信号の相対位相を調整すれ
ば、位相誤差が校正されたことになる。このように本発
明によれば、位相校正が、基準信号の直線性などの特性
に影響されないので、ビット数の多い高精度Ａ／Ｄ変換
器の特性を有効に利用したインターリーブ方式のＡ／Ｄ
変換装置を実現できる。

［実施例］以下、添付図を参照して本発明の好適な実施例を説明す
る。第１図は本発明を利用した２チャンネル波形記憶装
置のブロック図である。チャンネルＡ入力端子３６は、
スイッチ３８及び４０、緩衝増幅器４２、可変利得増幅
器４４を介して、Ａ／Ｄ変換器１２に接続する。同様
に、チャンネルＢ入力端子４６は、スイッチ４８、緩衝
増幅器５０、スイッチ５２、可変利得増幅器５４を介し
てＡ／Ｄ変換器１４に接続する。なお、スイッチ３８は
入力端子３６又は基準レベル発生器５６を選択し、スイ
ッチ４０はスイッチ３８又は基準信号発生器５８を選択
し、スイッチ４８は入力端子４６又は基準レベル発生器
５６を選択し、スイッチ５２は緩衝増幅器４２又は５０
を選択する。基準レベル発生器５６は、直流オフセット
校正用の直流レベル及び利得校正用の矩形波パルスを発
生し、基準信号発生器５８は、位相校正用の繰り返し基
準信号、例えば繰り返し傾斜波を発生する。

Ａ／Ｄ変換器１２及び１４は、例えば並列比較型Ａ／Ｄ
変換器又は直並列型Ａ／Ｄ変換器などであり、第４図の
従来例と同様に、固定遅延回路２６及び可変遅延回路２
８を介してクロック発生器１６からのクロック信号、即
ち、２相のクロック信号を受ける。これらＡ／Ｄ変換器
１２及び１４のデジタル出力信号は夫々マルチプレクサ
６０及び６２を介してメモリ２０及び２２に供給され
る。また、メモリ２０及び２２の読み出し出力信号は、
夫々マルチプレクサ６０及び６２を介してバス６４に供
給される。バス６４には、制御手段としてのＣＰＵ（例
えば６８０００型マイクロプロセッサ）６６、このＣＰ
Ｕ６６の動作プログラムを記憶したリード・オンリ・メ
モリ（ＲＯＭ）６８、一時記憶装置としてのＣＰＵ、Ｒ
ＡＭ７０を接続する。更にバス６４には、表示ＲＡＭ７
２及びキーボード７４も接続する。表示ＲＡＭ７２は、
表示器７６に表示する内容を記憶する。トリガ／メモリ
制御回路７８は、緩衝増幅器４２及び５０の出力信号を
受け、バス６４からの設定に応じてメモリ２０及び２２
の書き込み／読み出しモードを制御する。

アドレス・カウンタ８０は、クロック発生器１６からの
クロック信号を計数して書き込みアドレス信号を発生す
る。マルチプレクサ８２は、アドレス・カウンタ８０か
らの書き込みアドレス信号又はＣＰＵ６６かのＣＰＵア
ドレス信号を選択してメモリ２０及び２２のアドレス端
子に供給する。デジタル・アナログ（Ｄ／Ａ）変換器８
４及び８６は、バス６４からの制御信号に応じて夫々増
幅器４４及び５４の直流オフセット・レベルを制御し、
Ｄ／Ａ変換器８８および９０は、バス６４からの制御信
号に応じて夫々増幅器４４及び５４の利得を制御する。
スイッチ３８及び４８が夫々入力端子３６及び４６を選
択し、スイッチ４０がスイッチ３８を選択し、スイッチ
５２が増幅器５０を選択した場合は、２チャンネルの波
形記憶装置として動作し、スイッチ５２が増幅器４２側
に切り変わった場合は、最高サンプリグ速度が２倍にな
った１チャンネルの波形記憶装置として動作する。この
１チャンネルの場合に、Ｎ（Ｎ＝２）個のＡ／Ｄ変換器
を用いたＡ／Ｄ変換装置を利用している。

このＡ／Ｄ変換装置の位相特性を校正するには、Ａ／Ｄ
変換器１２及び１４の直流オフセット特性及び利得特性
が互いに等しいことが前提になる。すなわち、位相特性
を校正する前に、オフセット及び利得特性を校正する必
要がある。この前処理的校正については、本願特許出願
人による特開昭５７−５３１４５号公報に開示されてい
る。これを簡単に説明すれば、キーボード７４により校
正モードが選択されるか、又は種々の設定に伴って自動
的に校正モードが選択されると、まず、ＣＰＵ６６は、
直流オフセットを調整するように各回路を設定する。す
なわち、スイッチ３８が基準レベル発生器５６を選択
し、スイッチ４０がスイッチ３８を選択し、スイッチ５
２が緩衝増幅器４２を選択する。また、マルチプレクサ
６０及び６２は、夫々Ａ／Ｄ変換器１２及び１４を選択
し、マルチプレクサ８２は、アドレス・カウンタ８０を
選択する。基準レベル発生器５６は、接地電圧を出力
し、Ａ／Ｄ変換器１２及び１４は、この接地電圧をＡ／
Ｄ変換して、デジタル出力信号をメモリ２０及び２２に
書き込む。この書き込み動作は、トリガ／メモリ制御回
路７８が制御する。書き込み動作が終了すると、ＣＰＵ
６６の制御によりマルチプレクサ６０及び６２はバス６
４を選択し、マルチプレクサ８２はＣＰＵアドレス信号
を選択する。ＣＰＵ６６は、メモリ２０及び２２の記憶
されたデジタル信号を読み取り、これらデジタル信号と
接地電圧に対応するデジタル値とを比較する。比較結果
が異なる場合は、差に応じた補正信号をＤ／Ａ変換器８
４及び８６に供給して、差がなくなる方向に増幅器４４
及び５４の直流オフセット・レベルを校正する。比較結
果が所定範囲内になるまで、又は、比較結果が一致する
まで、上述の校正動作を繰り返す。

直流オフセット・レベルが校正されると、ＣＰＵ６６は
利得を校正するように各回路を設定する。基準レベル発
生器５６は、Ａ／Ｄ変換器のダイナミック・レンジをカ
バーする既知の＋Ｖボルト及び−Ｖボルトの振幅の矩形
波パルスを発生する。上述の場合と同様に、このパルス
はＡ／Ｄ変換されてメモリ２０及び２２に記憶され、Ｃ
ＰＵ６６は各メモリに記憶された＋Ｖ及び−Ｖに対応す
るデジタル値の差を求め、それが所定の値と等しいかを
比較する。比較結果が異なる場合、ＣＰＵ６６はその差
に対応するデジタル補正値をＤ／Ａ変換器８８及び９０
に供給して、利得校正を行なう。比較結果が所定範囲内
になるまで、又は、比較結果が一致するまで、上述の校
正動作を繰り返す。直流オフセット・レベルの校正及び
利得の校正を交互に繰り返して、Ａ／Ｄ変換器１２及び
１４の信号路の直流レベル及び利得を実質的に一致させ
る。これにより、位相校正の準備が完了する。なお、２
チャンネルとして利用する場合は、スイッチ４８が基準
レベル発生器５６を選択し、スイッチ５２が増幅器５０
を選択して、上述と同様な校正を行なえばよい。

次に本発明による位相校正について説明する。なお、以
下の動作は、ＲＯＭ６８に記憶されたプログラムにより
ＲＡＭ７０を一時記憶装置としてＣＰＵ６６により制御
される。位相校正モードが選択されると、ＣＰＵ６６の
制御により、スイッチ４０は基準信号発生器５８を選択
し、スイッチ５２は増幅器４２を選択する。この実施例
において、基準信号発生器５８が発生する傾斜波基準信
号Ａの周期とクロック発生器１６からのクロック信号の
周期とは、７：２の関係にある。よって、Ａ／Ｄ変換器
１２用のクロック信号Ｂ及びＡ／Ｄ変換器１４用のクロ
ック信号Ｃと基準信号Ａとの時間関係は例えば第５図に
示すようになる。なお、波形Ａにおいて、その振幅はＡ
／Ｄ変換器のダイナミック・レンジをほぼカバーし、点
線は接地電圧を示す。直流レベル及び利得校正のごと
く、ＣＰＵ６６により、マルチプレクサ６０及び６２は
夫々Ａ／Ｄ変換器１２及び１４を選択し、マルチプレク
サ８２はアドレス・カウンタ８０を選択する。

トリガ／メモリ制御回路７の制御によりメモリ２０及び
２２は書き込みモードになる。Ａ／Ｄ変換器及び１４は
クロック信号の立ち上がり部分でアナログ入力信号をサ
ンプリングし、デジタル信号に変換するので、第５図に
おいて、Ａ／Ｄ変換器１２は時点Ｔ０、Ｔ２、Ｔ４、Ｔ
６、Ｔ８、Ｔ１０、Ｔ１２、Ｔ１４・・・・・で基準信
号をサンプリングしてＡ／Ｄ変換し、Ａ／Ｄ変換器１４
は時点Ｔ１、Ｔ３、Ｔ５、Ｔ７、Ｔ９、Ｔ１１、Ｔ１３
・・・・で基準信号をプリングしてＡ／Ｄ変換する。す
なわち、第５図の波形Ａにおいて、Ｏ印及びＸ印が夫々
Ａ／Ｄ変換器１２及び１４のＡ／Ｄ変換時点を示す。メ
モリ２０及び２２にＡ／Ｄ変換器１２及び１４からの所
定量のデジタル値を書き込むと、トリガ／メモリ制御回
路７８は書き込みモードを停止させる。なお、この実施
例では、書き込みモードが開始すると、最初にＡ／Ｄ変
換器１２がＡ／Ｄ変換をしてメモリ２０に書き込む。よ
って、例えばメモリ２０及び２２で夫々アドレスＡＤ及
びＢＤから書き込みを開始した場合、第６図のメモリ・
マップを示すごとく、メモリ２のアドレスＡＤ＋ｉ−
１、ＡＤ＋ｉ、ＡＤ＋ｉ＋１にはＯ印に対応するデジタ
ル値が順次記憶され、メモリ２２のアドレスＢＤ＋ｉ−
１、ＢＤ＋ｉ、ＢＤ＋ｉ＋１にはＸ印に対応するデジタ
ル値が順次記憶される。

次に読み出しモードになり、マルチプレクサ６０及び６
２は夫々バス６４を選択し、マルチプレクサ８２はＣＰ
Ｕアドレスを選択する。ＣＰＵ６６は、メモリ２０及び
２２に記憶されたデジタル値を順次読み出し、接地電圧
付近のデジタル値を選択する。メモリ２０及び２２の選
択されたデジタル値が互いに等しければ、Ａ／Ｄ変換装
置全体のＡ／Ｄ変換位相特性は等価的に１８０度であり
正常である。しかし、メモリ２０及び２２の選択された
デジタル値が異なる場合は、ＣＰＵ６６が、これらデジ
タル値が等しくなる方向に可変遅延回路２８の遅延時間
を調整して、Ａ／Ｄ変換器１２及び１４用のクロック信
号の相対位相を制御する。そして、上位の位相校正に関
する書き込み及び読み出しモードを繰り返し、選択した
デジタル値が等しくなるか所定の範囲内になるようにす
る。なお、基準信号発生器５８からの傾斜基準信号はク
ロック発生器１６からのクロック信号に同期している
が、各回路の伝播遅延時間の相違や基準信号の特性によ
りサンプリング（Ａ／Ｄ変換）時点が接地電位となると
は限らない。また、基準信号の中心付近の値により校正
を行なうのは、この付近の値が最も安定しているためで
ある。

本発明の位相校正について、第７図乃至第９図の流れ図
を参照して更に詳細に説明する。キーボード７４又は自
動的に校正モードが選択されると、ステップ１００にお
いてＣＰＵ６６は、クロック発生器１６、スイッチ４０
及び５２トリガ／制御回路７８、マルチプレクサ６０、
６２及び８２などの各種の設定を行なうと共に、校正回
数を示すカウント値を０に設定する。ステップ１０２に
より上述と同様に傾斜基準信号Ａをメモリ２０及び２２
に書き込む（取り込む）。書き込みモードが終了する
と、ステップ１０４から読み出しモードが開始し、マル
チプレクサ（ＭＵＸ）６０、６２及び８２を切り替える
と共に、ポインタをメモリ２２のアドレスＢＤ（第６図
参照）にし、フラグをマイナスにし、ポインタの相対値
ｉを０にする。次にステップ１０６に進み、相対値ｉが
取り込んだデータ数ＭＡＸよりも大きいかを判断する。
ｉ＞ＭＡＸの場合は、ポインタが取り込んだデータ以外
を示しているため位相校正はエラーとなる。この場合
は、回路故障などにより校正が正常に行なわれない場合
である。

ステップ１０６がｉがＭＡＸ以下の場合は、ステップ１
０８に進む。なお、傾斜波基準信号Ａの負電圧から正電
圧に上昇する部分の接地電圧付近で位相校正を行ない、
Ａ／Ｄ変換器１２から取り込みを開始し、ステップ１０
４で設定されたごとく、ポインタはメモリ２２（Ａ／Ｄ
変換器１４用）のアドレスＢＤを示す点に留意された
い。ステップ１０８において、ポインタが示すアドレス
の内容（ポインタの内容）が接地電圧ＧＮＤより低いか
を判断する。イエスの場合はステップ１１０に進み、フ
ラグをプラスを変更し、ステップ１１２において、ポイ
ンタ及びｉを１つ進めて、ステップ１０６に戻る。ステ
ップ１０８において、ポインタの内容がＧＮＤ以上であ
つた場合、ステップ１１４でフラグがプラスであるかを
判断する。フラグがマイナスの場合はステップ１１２に
進み、フラグがプラスならば第８図のステップ１１６に
進む。ステップ１０８乃至１１４は、Ａ／Ｄ変換器１４
のデジタル出力信号が負から正になるサンプリング時点
を求めるためのものである。また、ステップ１１４は、
デジタル・データがＧＮＤ未満からＧＮＤ以上になった
ことを保証するためのものである。

ステップ１１６では、接地電圧付近のサンプル値、即
ち、繰り返し基準信号の中心付近の値で、この基準信号
の各サイクルの同一対応サンプリング部分に対するチャ
ンネルＡ（Ａ／Ｄ変換器１２）の値Ａ及びチャンネルＢ
（Ａ／Ｄ変換器１４）の値Ｂの差を求める。ステップ１
１６に進んでくる場合には第１０Ａ図乃至第１０Ｄ図に
示す場合がある。これら図において、Ｏ及びＸ印は第５
図の場合と同様に、Ｏ印がチャンネルＡのＡ／Ｄ変換時
点を示し、Ｘ印がチャンネルＢのＡ／Ｄ変換時点を示
す。第１０Ａ及び１０Ｂ図の場合はチャンネルＡ（メモ
リ２０）のポインタＡＤ＋ｉの部分が最も接地電圧に近
く、第１０Ｃ図の場合はチャンネルＢ（メモリ２２）の
ポインタＢＤ＋ｉの部分が最も接地電圧に近く、第１０
Ｄ図の場合はチャンネルＢのポインタＢＤ＋ｉ−１の部
分が最も接地電圧に近い。このような場合を考慮して値
Ａ及びＢの差を求めるが、ステップ１１６の詳細を第９
図に示す。

第９図において、第１０Ａ乃至第１０Ｄ図のどの場合で
あるかを判断するため、ステップ１１８によりポインタ
ＢＤ＋ｉ−１の内容と接地電圧ＧＮＤとの差ｂ１，ポイ
ンタＢＤ＋ｉの内容とＧＮＤとの差ｂ２及びポインタＡ
Ｄ＋ｉの内容とＧＮＤとの差ａ２を夫々次のように求め
る。

ｂ１＝ＧＮＤ−（ＢＤ＋ｉ−１）の内容ｂ２＝（ＢＤ＋ｉ）の内容−ＧＮＤａ＝２｜ＧＮＤ−（ＡＤ＋ｉ）の内容｜これは、Ａ／Ｄ変換器からのデジタル出力信号はＧＮＤ
を基準とした値ではないためである。ステップ１２０に
おいて、ｂ２＞ａ２かつｂ１＞ａ２であるか、即ち、第
１０Ａ図及び第１０Ｂ図の場合であるかを判断する。イ
エスの場合はステップ１２２に進み、ノーの場合はステ
ップ１２４に進む。ステップ１２４では、ｂ１＞ｂ２か
つａ２＞ｂ２であるか、即ち、第１０Ｃ図の場合である
かを判断する。イエスの場合は１２６に進み、ノーの場
合（第１０Ｄ図）はステップ１２８に進む。

上述のごとく、基準信号の周期はクロック信号の周期と
奇数比（７：２）なので、基準信号の各サイクルの同一
対応サンプリング部分はチャンネルＡ及びＢで交互に発
生する。よって、第１０Ａ及び及び１０Ｂ図の場合であ
るステップ１２２では、メモリ２０の最初のポンインタ
ＰａをＡＤ＋ｉとし、メモリ２２最初のポインタＰｂを
ＢＤ＋ｉ＋（ｎ−１）／２とする。ここでｎは、基準信
号同一部分がサンプリングされるまでのサンプリング数
であり、この実施例ではｎ＝７である。（即ち、各メモ
リにおいてｎアドレスごとに選択すべきデータが記憶さ
れている。）同様に、第１０Ｃ図の場合であるステップ
１２６では、Ｐａ＝ＡＤ＋ｉ＋（ｎ＋１）／２とし、Ｐ
ｂ＝ＢＤ＋ｉとする。また、第１０Ｄ図の場合であるス
テップ１２８では、Ｐａ＝ＡＤ＋ｉ−１＋（ｎ＋１）／
２とし、Ｐｂ＝ＢＤ＋ｉ−１とする。なお、接地電圧に
近い最初のデータがメモリ２０に記憶されている場合、
第１１図に示すごとく次に選択すべきメモリ２２のアド
レス（ポインタ）は、メモリ２０の最初のデータ・アド
レスに対応するアドレスから（ｎ−１）／２だけ離れて
おり、以後ｎアドレス間隔になっている。同様に、接地
電圧に近い最初のデータがメモリ２２に記憶されている
場合、第１２図に示すごとく次に選択すべきメモリ２０
のアドレス（ポインタ）は、メモリ２２の最初のデータ
・アドレスに対応するアドレスから（ｎ＋１）／２だけ
離れており、以後ｎアドレス間隔になっている。

ステップ１２２、１２６及び１２８により選択するデー
タの各メモリのポインタが決定するとステップ１３０に
進み、位相校正の基準となるデータのメモリ２０及び２
２の総和ｄｉｆａ及びｄｉｆｂを０に設定すると共に、
データの加算数ｊを０に設定する。ステップ１３２で
は、基準信号の各サイクルのデータの総和を求めるためｄｉｆａ＝ｄｉｆａ＋（Ｐａの内容）ｄｉｆｂ＝ｄｉｆｂ＋（Ｐｂの内容）を計算する。次に、ステップ１３４で位相校正の基準に
なるすべてのサンプルデータを加算したかを判断し、ま
だの場合はステップ１３６に進んで、ｊを１だけ増分
し、ＰａおよびＰｂをｎだけ増分する。全データの加算
が終了すると、ステップ１３４を介してステップ１３８
に進み、ｄｉｆｂとｄｉｆａとの差をサンプル数で割り
算して差の平均を求める。その後、第８図のステップ１
１６に戻り、ステップ１４０に進む。

ステップ１４０で、データの取り込み回数であるカンウ
ントが２５６未満であるかを判断する。２５６未満の場
合は、ステップ１４６に進み、ステップ１３８で求めた
差が０か、即ち、Ａ／Ｄ変換器１２及び１４のクロック
信号の相対位相差が等価的に１８０度であるかを判断す
る。差が０の場合は位相校正を終了する。また、差が０
でない場合はステップ１５０に進む。ステップ１４０で
カウント値が２５６以上の場合、ステップ１５２に進
み、カウント値が５１２未満かを判断する。カウント値
が５１１までに、即ち、位相校正動作が５１１回まで
に、相対位相が０又は所定範囲内にならなかったとき
は、第７図のステップ１０６のイエスの場合と同様にエ
ラーとする。カウント値が２５５までに位相校正が終了
しなかった場合、即ち、２５６から５１１までの場合
は、ステップ１５４に進み、ステップ１３８で求めた差
が−１及び＋１の間にあるかを判断する。これは、なか
なか位相校正が完了しないため、位相許容差を甘くして
いる。スンテップ１５４で判断結果がイエスならば位相
校正を終了し、ノーならばステップ１５０に進む。

ステップ１５０ではスンテップ１３８で求めた差に応じ
て位相補正量を計算する。なお、基準信号が傾斜波であ
るため、位相補正量がＡ及びＢの差に比例する点に留意
されたい。この補正量に基ずいて、ステップ１５６で可
変遅延回路２８を制御する。ステップ１５８でカウント
値を＋１だけ増分して、第７図のステップ１０２に戻
る。上述の動作を繰り返すことにより、位相校正が終了
する。なお、上述の実施例では、基準信号の中心部分の
値により位相校正を行なったが、この中心部とそれより
高い値及び低い値の３ケ所の値を総合的に判断して位相
校正を行なってもよい。この場合、基準信号の各サイク
ルの３ケ所の値をメモリ２０及び２２ごとに合計して、
これら合計の差により位相校正してもよい。

すなわち、中心部、よりより高い値及び低い値の３ケ所
の値を総合的に判断して位相校正を行う上述の方法は、
各Ａ／Ｄ変換器の高周波特性が良くなく、デジタル出力
信号に誤差が含まれる場合に特に有効である。なお、第
５図において、Ａ／Ｄ変換器１２及び１４によりデジタ
ル化された中心部の値は時点Ｔ２及びＴ９に夫々対応
し、デジタル化された高い方の値は時点Ｔ１０及びＴ３
に夫々対応し、デジタル化された低い方の値は時点Ｔ８
及びＴ１に夫々対応する。これらの値を利用した位相校
正方法は第７、８及び９図の流れ図に類似しているの
で、相違点のみ説明する。メモリ２０及び２２に記憶さ
れた低い方の値のポインタＬａ及びＬｂは夫々次のよう
になる。ステップ１２２の場合は、Ｌａ＝ＡＤ＋ｉ＋（ｎ−１）／２Ｌｂ＝ＢＤ＋ｉ−１となり、ステップ１２６の場合は、Ｌａ＝ＡＤ＋ｉＬｂ＝ＢＤ＋ｉ−１＋（ｎ＋１）／２となる。また、ステップ１２８の場合は、Ｌａ＝ＡＤ＋ｉ−１Ｌｂ＝ＢＤ＋ｉ−２＋（ｎ＋１）／２となる。メモリ２０及び２２に夫々気後あれた高い方の
値のポインタＨａ及びＨｂは、ステップ１２２、１２６
及び１２８の場合に関係なくＨａ＝Ｌａ＋１Ｈｂ＝Ｌｂ＋１となる。ステップ１３０において、ｄｉ
ｆａ、ｄｉｆｂ及びｊを０に設定すると共に、夫々ポイ
ンタＨａ、Ｈｂ、Ｌａ及びＬｂの値の総和であるｈｉｇ
ａ、ｈｉｇｂ、ｌｏｗａ及びｌｏｗｂも０に設定する。
更に、ステップ１３２において、ｄｉｆａ及びｄｉｆｂ
と共にｈｉｇａ、ｈｉｇｂ、ｌｏｗａ及びｌｏｗｂを次
のように計算する。

ｈｉｇａ＝ｈｉｇａ＋（Ｈａの内容）ｈｉｇｂ＝ｈｉｇｂ＋（Ｈｂの内容）ｌｏｗａ＝ｌｏｗａ＋（Ｌａの内容）ｌｏｗｂ＝ｌｏｗｂ＋（Ｌｂの内容）ステップ１３６においては、Ｐａ及びＰｂと同様に、Ｈ
ａ、Ｈｂ、Ｌａ及びＬｂもｎだけ増分する。ステップ１
３８は次のように変更する。

差＝（ｄｉｆｂ−ｄｉｆａ）＋（ｌｏｗｂ −ｌｏｗａ）＋（ｈｉｇｂ−ｈｉｇａ）］／（サンプル数）この差を第８図のステップ１１６に戻す。他の動作は、
上述の中心部分の値のみを利用した場合と同じである。

位相校正が終了すると、スイッチ３８は入力端子３６を
選択し、スイッチ４０はスイッチ３８を選択してアナロ
グ入力信号に対する通常のＡ／Ｄ変更を行なう。Ａ／Ｄ
変換され、メモリ２０及び２２に記憶されたデジタル信
号は表示ＲＡＭ７２に転送され、Ｄ／Ａ変換器などを含
む表示器７６に表示されたり、ＣＰＵ６６で種々の処理
が行なわれてコンピュータなどの他の装置に転送された
りする。

次に基準信号発生器５８の一例について第１３図の回路
図及び第５図の波形図を参照して説明する。分周番２０
０は、クロック発生器１６からのクロック信号Ｂを受
け、３．５分の１に分周してデジタル波形Ｄを発生す
る。差動的に接続されたトランジスタ２０２及び２０４
は、デジタル信号Ｄと基準レベルＶｒｅｆとを比較して
交互に導通するスイッチング回路として作用する。時点
Ｔ０乃至Ｔ４間にトランジスタ２０４がオフ（トランジ
スタ２０２がオン）になると、トランジスタ２０４のコ
レクタに接続された電流源２０６からの一定電流がコン
デンサ２０８を直線的に充電する。時点Ｔ４乃至Ｔ７間
にトラジスタ２０４がオン（トランジスタ２０２がオ
フ）になると、トランジスタ２０２及び２０４のエミッ
タに共通接続された電流源２１０が電流源２０６及びコ
ンデンサ２０８からの電流を引き込む。電流源２１０の
電流値は電流源２０６の電流値よりも大きいので、コン
デンサ２０８は急速に放電する。なお、定電圧ダイオー
ド２１２は、コンデンサ２０８が負の所定電圧より低く
なることを防止する。コンデンサ２０８の電圧は、緩衝
増幅器２１４を介してスイッチ４０に供給する。コンデ
ンサ２０８の充放電により傾斜波基準信号Ａが発生す
る。

第１４図は可変遅延回路２８及びその周辺回路の回路図
である。第１図のクロック発生器１６の一部であるフリ
ップ・フロップ１６′のクロック端子は、クンロック発
生器１６内のクロック信号を受け、その周波数を２分の
１に分周して、デュティ・ファクタが５０％の非反転ク
ロック信号をＱ端子に、反転クロック信号を端子に発
生する。端子からのクロック信号は、遅延線である固
定遅延回路２６及び増幅器２１６を介してＡ／Ｄ変換器
１２に供給する。一方、バス６４からの遅延補正デジタ
ル信号は、レジスタ２１８にラッチされる。Ｄ／Ａ変換
器２２０は、デジタル端子Ａ０乃至Ａ７にレジスタ２１
８からのデジタル信号を受け、このデジタル信号を対応
するアナログ電流に変換して端子Ｉ_ｏから出力する。こ
の電流は抵抗器２２２に流れて電圧に変換され、比較器
２２４及び２２６のしきい値電圧となる。コンデンサ２
２８乃至２３２はこのしきい値を安定化する。

フリップ・フロップ１６′のＱ端子からのクロック信号
は、コンデンサ２３４及び抵抗器２３６により立ち下が
り部分が時定数ｔに依存した対数波形となり、比較器２
２４の反転入力端子に供給される。また、比較器２２４
で反転され出力は、コンデンサ２３８及び抵抗器２４０
により同様に立ち下がり部分が対数波形となり、比較器
２２６の反転入力端子に供給される。なお、コンデンサ
２３４及び抵抗器２３６の時定数は、コンデンサ２３８
及び抵抗器２４０の時定数と等しい。上述したごとく、
比較器２２４及び２２６の非反転入力端子にはＤ／Ａ変
換器２２０の出力電流に対応するしきい値電圧が供給さ
れているので、比較器２２４ではクロック信号の後線部
分が遅延され、比較器２２６ではクロック信号の前縁部
分が遅延される。よって、比較器２２６の出力端子に
は、フリップ・フロップ１６′のＱ出力端子のクロック
信号と同一のパルス幅でしきい値によって決まる時間ｔ
だけ遅延したクロック信号が発生する。したがって、２
相のクンロック信号の相対位相を任意に調整できる。こ
のように、素子２１８乃至２２６が可変遅延回路２８を
構成する。なお、可変遅延回路はタップ付遅延線とマル
チプレクサとを組み合わせ、このマルチプレクサで遅延
線の複数のタップを選択するように構成してもよい。

第１５図は本発明が適用できる他のＡ／Ｄ変換装置のブ
ロック図である。このブロック図では、Ａ／Ｄ変換器２
５０乃至２５６及びメモリ２５８乃至２６４の組合せが
４組あり（Ｎ＝４）、クロック発生器２６６は位相が互
いに９０度異なる４相のクロック信号を発生する。この
４相のクロック信号は位相調整回路２６８を介してＡ／
Ｄ変換器２５０乃至２５６に供給される。制御回路２７
０は、例えば第１図と同様にＣＰＵ、ＲＯＭ及びＣＰＵ
ＲＡＭなどから構成されており、メモリ２５８乃至２
６４に記憶されたデジタル信号に応じて位相調整回路２
６８を制御する。マルチプレクサ（ＭＵＸ）２７２は、
メモリ２５８乃至２６４のデジタル出力信号を順次選択
して、時間的に連続した信号を発生する。基準信号発生
器５８は、第１図の場合と同じものである。トリガ／メ
モリ制御回路、アドレス・カウンタなどは、第１図の場
合と同様なので説明を省略する。

第１５図のＡ／Ｄ変換装置は、４組のＡ／Ｄ変換器を４
相のクロック信号で駆動するので、装置全体の最高サン
プリング周波数は、各Ａ／Ｄ変換器の最高サンプリング
周波数の４倍になる。このＡ／Ｄ変換装置の各Ａ／Ｄ変
換器が等価的に９０度の位相差で動作するように位相校
正するには、第１図の場合と同様にまず各Ａ／Ｄ変換器
の直流オフセット・レベル及び利得を校正して、これら
Ａ／Ｄ変換器の特性を一致させる。その後、位相校正を
するには、スイッチ４０が基準信号発生器５８を選択す
る。この基準信号発生器５８は、接地電圧ＧＮＤを中心
とし、クロック信号と同期しており、クロック信号との
周期の比が例えば７：４の傾斜波信号Ａを発生する。一
方、Ａ／Ｄ変換器２５０乃至２５６に加わるクロック信
号を夫々Ｂ乃至Ｄとすると、傾斜波基準信号Ａとの時間
関係は第１６図に示すようになる。波形Ａにおいて、Ｏ
印はＡ／Ｄ変換器２０がサンプリングしＡ／Ｄ変換する
部分を示し、Ｘ印はＡ／Ｄ変換器２５２がサンプリング
しＡ／Ｄ変換する部分を示し、□印はＡ／Ｄ変換器２５
４がサンプリングしＡ／Ｄ変換する部分を示し、△印は
Ａ／Ｄ変換器２５６がサンプリングしＡ／Ｄ変換する部
分を示す。上述のごとく、傾斜波基準信号Ａとクロック
信号とは同期しているが、Ａ／Ｄ変換器においてはこれ
ら信号経路が異なるため、傾斜波の立ち上がり開始時点
はクロック信号の前縁又は後縁と完全には一致しない点
に留意されたい。

メモリ２５８乃至２６４がＡ／Ｄ変換器２５０乃至２５
６からのデジタル信号を所定量だけ記憶すると、制御回
路２７０はメモリ２５８乃至２６４の記憶内容を読み出
し、接地電圧ＧＮＤに最も近い値を検出する。これは、
時点Ｔ１において、Ａ／Ｄ変換器２５４のデジタル出力
信号であり、時点Ｔ２において、Ａ／Ｄ変換器２５６の
デジタル出力信号であり、時点Ｔ３において、Ａ／Ｄ変
換器２５０のデジタル出力信号であり、時点Ｔ４におい
て、Ａ／Ｄ変換器２５２のデジタル出力信号であり、以
下同様である。制御回路２７０はこれらデジタル出力信
号が互いに一致するようにクロック号Ｂ乃至Ｅの相対位
相を調整するため、位相調整回路２６８を制御する。こ
の場合、Ａ／Ｄ変換器２５０を基準とし、Ａ／Ｄ変換器
２５２乃至２５６のデジタル出力信号がＡ／Ｄ変換器２
５０のデジタル出力信号と一致又は所定範囲内になるよ
うに、クロック信号Ｃ乃至Ｅのクロック信号Ｂに対する
相対位相を調整すればよい。その他の動作は、第７乃至
第９図の流れ図の同様なので説明は省略する。なお、位
相調整回路２６８は、第１４図に示すような構成でもよ
い。

上述の実施例では、基準信号として傾斜波を用いた。こ
れは、位相校正を行なうとき、補正量がサンプリングし
た値に比例するので校正が簡単なためであるが、基準信
号は傾斜波に限定されるものではない。例えば第１７図
に示すごとく、基準信号として正弦波を用いてもよい。
Ａ／Ｄ変換器が２個の場合、Ｏ印が第１Ａ／Ｄ変換器の
サンプリング時点を示し、Ｘ印が第２Ａ／Ｄ変換器のサ
ンプリング時点を示す。この例では正弦波基準信号の周
期とクロック信号の周期の比が５：２であるので、中心
付近は第１及び第２Ａ／Ｄ変換器により交互にサンプリ
ングされＡ／Ｄ変換される。これらサンプリングされた
値が接地電圧ＧＮＤに等しくなるようにクロック信号の
相対位相を調整すればよい。

また、第１８図に示すように、サンプリング部分を接地
電圧ＧＮＤに等しく調整するのが困難な場合は、サンプ
リングした値が互いに等しくなるように、クロック信号
の相対位相を調整すればよい。この場合、調整量をサン
プリング値の差から３角関数により直接も求めてもよい
が、これら値が一致するか所定範囲内になるまで、クロ
ック信号の相対位相を所定値ずつ変化させてもよい。

上述の基準信号では、位相校正を行なうための波形のサ
ンプリング部分は波形の立ち上がり部分であった。特に
高精度の位相校正が要求される場合、同じ方向の傾き部
分を基準とすることは有効なことである。これは、増幅
器、Ａ／Ｄ変換器などの回路特性が、波形の立ち上がり
部分と立ち下がり部分とでは厳密に一致しないためであ
る。よって、基準波形の立ち上がり部分又は立ち下がり
部分の一方を用いて位相校正をするとが望ましい。この
ためには、基準信号の同期（周波数）とクロック信号の
周期（周波数）との比を７：２、７：４、５：２という
ように奇数比にしなければならない。これを一般的み表
現すれば、Ｎ−１対Ｎ、Ｎ＋１対Ｎ、２Ｎ−１対Ｎ、２
Ｎ＋１対Ｎ・・・即ち、ｊＮ±１対Ｎ（ただしｊは正の
整数）となる。しかし、特別な高精度が要求されない場
合や、信号波形に対する立ち上がり及び立ち下がり特性
が等しい場合は、本発明と関係ないが、参考のために説
明すれば第１９図に示すごとく基準信号の周期とクロッ
ク信号の周期の比は偶数比でもよい。この場合、基準信
号として第１７及び第１８図と同様に正弦波形を用い、
接地電圧ＧＮＤ付近のサンプリング値を位相校正に用い
ている。よって、立ち上がり部分を第１Ａ／Ｄ変換器用
とし、立ち下がり部分を第２Ａ／Ｄ変換器用として、こ
れら部分が基準信号の各サイクルの同一対応サンプリン
グ部分となる。位相校正の方法は上述の場合と同様であ
る。

上述は本発明の好適な実施例について説明したが、本発
明の要旨を逸脱することなく種々の変形及び変更が可能
である。例えば、位相校正に利用する基準波形の部分
は、中心部分以外に最大値又は最小値付近の部分を利用
してもよい。しかし、正弦波を利用した場合は、中心部
分の傾斜が急なので、位相のずれに対する振幅の変化が
大きくなるため、中心部分が望ましい。また、基準信号
の複数サイクルの同一対応サンプリング部分の値を各Ａ
／Ｄ変換器に対して加算したり平均する代わりに、各Ａ
／Ｄ変換器が基準信号の単一のサイクルのみを利用して
もよい。更に、Ａ／Ｄ変換器の数は任意のものにも本発
明を適用できる。

［発明の効果］上述のごとく本発明によれば、基準信号はクロック信号
に同期しており、この基準信号の各サイクルの同一対応
サプリング部分に対する各Ａ／Ｄ変換器のデジタル出力
信号を用いて位相校正を行なっているので、基準信号の
直線性などの特性に影響されることなく、正確に位相校
正ができる。

【図面の簡単な説明】

第１図は本発明を利用するアナログ・デジタル変換装置
のブロック図、第２図は従来のアナログ・デジタル変換
装置のブロック図、第３図はアナログ・デジタル変換装
置の特性を示す図、第４図は他の従来のアナログ・デジ
タル変換装置のブロック図、第５図は本発明の動作を説
明するための波形図、第６図はメモリ・マップを示す
図、第７図乃至第９図は本発明を説明する流れ図、第１
０Ａ図乃至第１０Ｄ図は本発明の動作を説明する波形
図、第１１図及び第１２図はメモリ・マップを示す図、
第１３図は本発明に利用する基準信号発生器の回路図、
第１４図は本発明に利用する可変遅延回路の回路図、第
１５図は本発明を利用する他のアナログ・デジタル変換
装置のブロック図、第１６図乃至第１９図は本発明の動
作を説明する波形図である。図において、１２、１４、２５０乃至２５６はアナログ
・デジタル変換器、１６及び２６６はクロック発生手
段、２８は可変遅延回路、２６８は位相調整回路であ
る。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭56−115026（ＪＰ，Ａ) 特開昭55−130232（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】位相がほぼ１周期のＮ分の１ずつ（Ｎは２
以上の整数）順次ずれたＮ相のクロック信号を発生する
クロック発生手段と、該クロック発生手段からの各クロック信号に応じて共通
のアナログ入力信号を夫々サンプリングしてデジタル信
号に夫々変換するＮ個のアナログ・デジタル変換器とを具えたインターリーブ方式のアナログ・デジタル変換
装置の上記Ｎ相の各クロック信号間の位置を校正する方
法において、上記クロック信号に同期し、該クロック信号との周期の
比が、Ｎ対ｊＮ±１（ただしｊは正の整数）である繰り返し基準信号を上記
Ｎ個のアナログ・デジタル変換器に共通に供給し、上記繰り返し基準信号の異なるサイクルの同一対応サン
プリング部分に対する上記Ｎ個のアナログ・デジタル変
換器のデジタル出力信号を夫々選択し、上記Ｎ個のアナログ・デジタル変換器からの上記選択し
たデジタル出力信号が互いに異なる場合、該デジタル出
力信号が互いに一致する方向に上記Ｎ相の各クロック信
号の位相を調整することを特徴とするアナログ・デジタル変換装置用校正方
法。