CN102497210B

CN102497210B - 一种多adc数据采集系统的数据同步识别装置

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Publication number: CN102497210B
Application number: CN2011103890139A
Authority: CN
Inventors: 黄武煌; 叶芃; 田书林
Original assignee: University of Electronic Science and Technology of China
Current assignee: Chengdu Jinghui Technology Co ltd
Priority date: 2011-11-30
Filing date: 2011-11-30
Publication date: 2013-12-11
Anticipated expiration: 2031-11-30
Also published as: CN102497210A

Abstract

本发明公开了一种具有数据同步识别功能的多ADC高速时间交替采集系统，通过增加了测试脉冲形成模块、高精度时间间隔测量单元、数据反馈控制模块以及数据顺序识别模块来测量各个ADC数据同步时钟之间的相位关系，根据测量结果来反馈控制采样数据的顺序，实现了并行时间交替采样数据顺序的实时正确拼合，为后端的采样数据的处理提供了可靠保障，有效地保证了系统的稳定运行，该技术为构架更高采样率的多ADC数据采集系统奠定了坚实的基础。

Description

一种多ADC数据采集系统的数据同步识别装置

技术领域

本发明属于高速数据采集领域，更为具体地讲，涉及一种多ADC时间交替采集系统的数据同步识别装置。

背景技术

数据采集系统已广泛地应用于电子测量、通信、雷达、航空航天、工业等各个领域，伴随着新的芯片工艺的发展，其核心的模数转换器（ADC）的采样率已有大幅度提升，其中单核ADC的采样率已达GSPS，这为构架高采样率的数据采集系统提供了基本保证。

随着科技和工程应用的不断发展，现代信号系统的复杂度越来越大，对于采集系统的采样速率的要求越来越高。但在现有器件的条件下，时间交替并行采样技术（多ADC）依然是实现更高采样率的数据采集系统的最佳有效技术途径。于是，时间交替并行采样技术在构架高速数据采集系统中得到了广泛应用，且产生了一些实用的应用技术，如采样孔径误差、信号增益误差和偏移误差等校正等。这些技术的实现都是以采样数据为基础的数字后处理技术，都必需预先确切地知道高速数据采集系统内各ADC之间的采样数据的组合顺序。

在进行高速采样时，采样后的数据速度非常快。在对数据传输处理时，ADC器件一般都对采样数据流进行适当的降速，然后再输出至下一级，并同时给出数据传输的同步时钟，以便后端正确接收处理数据。

多ADC的交替并行数据采集系统的工作原理框图如图1所示。

高速数据采集系统中的n个ADC同时接收来自通道调理后的模拟输入信号，根据各自的采样时钟相位Φ₁、Φ₂、…Φ_n把模拟信号转换成数字信号sdata₁、sdata₂、…、sdata_n，并进行预降速处理数据ds_data₁、ds_data₂、…、ds_data_n，连同数据同步时钟dclk₁、dclk₂、…、dclk_n一起传输至实时处理器作下一步处理。其中每个采样时钟相位相差360°/n，总采样率为各ADC采样率f_s的n倍。通用的实时处理器一般选用FPGA，可利用内部的输入双数据速率（IDDR）逻辑单元接收采样高速数据并作进一步降速处理，以符合对数据进行实时处理的速度要求。

在对采样数据进行后续的实时处理时，最重要的就是需要先确切地知道采样数据间的顺序关系。但在实际实现的过程中，复位信号产生的ADC复位信号reset是随机的，无法直接获得数据间的顺序关系。由于数据采集系统采样速度的逐渐提高，其时钟抖动的影响也越来越大，使得数据采集系统的ADC复位操作与采样时钟之间的随机现象越发明显，且使得采样数据的拼合顺序变得不确定，这严重影响了后端的数据处理功能，制约着高速数据采集系统的指标提升和性能实现。

为此，高速数据采集系统在数据传输与预处理时需作相应的必要操作，以确定采集数据间的顺序关系。

与数据传输及顺序关系相关的信号包括复位信号reset、采样时钟sclk、数据同步时钟dclk、采样数据sdata及降速后的采样数据ds_data等，其中数据同步时钟dclk与采样时钟sclk相位之间的同步操作是由复位信号reset上升沿来触发ADC经过固定延迟时间完成的。各ADC的复位信号reset由复位信号产生器随机发出的，其工作时钟频率相对于采样时钟频率一般要低得多，但它们是不同源的，相位不具有相关性，即复位信号的上升沿的时刻与采样时钟上升沿的时刻之间具有随机性。因此，各ADC之间的数据同步时钟相位关系也具有随机性，同时数据传输至FPGA的接收端经IDDR解串降速后，它们在某同一个时钟边沿时刻的组合关系也就具有随机性。

由于复位信号reset与采样时钟sclk的产生机制不同，于是复位信号reset的边沿时刻在整个采样时钟链上是随机出现的，在某一采样时钟周期sclk内的分布可看成是均匀分布的。在不考虑时钟边沿抖动的理想情况下，各ADC接收到的复位信号reset后执行操作的时刻产生了不同的情况，以两个相差180°的ADC为例，产生了t₁和t₂两个不同的时间区间，其数据传输的具体时序关系如图2所示。此时，忽略了从采样时钟至采样数据输出的固定延迟时间，和从采样时钟到采样数据的固定延迟时间。

在图2中，sclk₁、sclk₂分别表示两个ADC的采样时钟，它们之间的相位相差180°，设采样周期为T_s；sdata₁、sdata₂分别为ADC内部的与采样时钟对应的采样数据，ds_data₁、ds_data₂分别为ADC经降速后输出的采样数据，reset是它们共同的复位信号。在时间区间t₁内，各ADC的数据传输相关信号包括：数据同步时钟dclk₁、dclk₂和采样数据ds_data₁、ds_data₂，此时dclk₁的时钟沿比dclk₂的时钟沿提前T_s/2。而在时间区间t₂内，ADC₁的数据传输相关信号变换为dclk₁₁和ds_data₁₁；此时dclk₁的时钟沿比dclk₂的时钟沿滞后T_s/2。于是在这两个时间区间里，当都采用同一种同步方法时，同一时钟沿上的数据顺序关系便产生了两种不同的顺序组合。

一般的做法是用dclk₂来同步dclk₁上的数据ds_data₁与ds_data₁₁。这时，当复位信号在t₂时间区间时，在dclk₂时钟沿上的采样数据ds_data₁和ds_data₂的顺序为-2、-1、0、1，设为种类w₂；而当复位信号在t₁时间区间时，在dclk₂时钟沿上的采样数据ds_data₁和ds_data₂的顺序却为-2、0、1、3，设为种类w₁，这时需对ds_data₁₁进行前移一个时钟周期才能与ds_data₂同步，这与前一种情况的区别较大。于是对采样数据进行信号重构恢复时，就必须对这两种情况分别进行不同的排列组合处理。而现有技术靠延迟调整的系统中无法实时识别采样数据之间顺序关系。

发明内容

本发明的目的在于克服现有技术无法实时识别采样数据之间顺序关系的不足，提供一种具有数据同步识别功能的多ADC数据采集系统。

为实现上述发明目的，本发明具有数据同步识别功能的多ADC数据采集系统，包括信号调理通道、n个进行时间交替采样的ADC、采样时钟产生模块和数据处理器；

输入的模拟信号经信号调理通道调理后，同时送至n个ADC_1～n，同时各ADC接收到相应的满足时间交替采样的要求相位依次相差360°/n的采样时钟，即ADC_i+1比ADC_i的采样时钟相位延迟360°/n，i=1,2，…，n-1，进行采样，输出采样数据及其数据同步时钟到数据处理器，各个ADC输出的数据同步时钟周期相同；

其特征在于，在数据处理器中，还包括有：

一测试脉冲形成模块，n个ADC_1～n的数据同步时钟输入到测试脉冲形成模块，依次以ADC_i+1输出的数据同步时钟dclk_i+1的上升沿作为起始，以ADC_i输出的数据同步时钟dclk_i+1的上升沿作为结束，产生n-1个测试脉冲；

一时间间隔测量单元，用于对产生的n-1个测试脉冲进行测试，得到各个测试脉冲的宽度；

一数据反馈控制模块，产生数据顺序识别的控制信号：对于一个测试脉冲，如果测试脉冲宽度为在0～T_s范围，则属于类型pulse₁，如果测试脉冲宽度为在（T_dclk-T_s）～T_dclk范围，则属于类型pulse₂，其中，T_s为采样时钟周期，T_dclk为数据同步时钟的周期；对n-1个测试脉冲宽度进行判断，依次得到的脉冲类型构成数据顺序识别的控制信号；

一数据顺序识别模块，根据数据顺序识别的控制信号控制数据顺序：

1.对ADC₁、ADC₂输出的采样数据顺序识别，如果其对应的测试脉冲属于类型pulse₁，则把ADC₂的采样数据进行延迟调整，若属于类型pulse₂，则不进行延迟调整；

2.对ADC₂、ADC₃输出的采样数据顺序识别，如果其对应的测试脉冲属于类型pulse₁，则把ADC₃的采样数据进行延迟调整；若属于类型pulse₂，则不进行延迟调整；若步骤（1）中已对ADC₂做了延迟调整，则需对ADC₃做一个附加延迟调整；

3.对ADC_i、ADC_i+1输出的采样数据顺序识别，如果其对应的测试脉冲属于类型pulse₁，则把ADC_i+1的采样数据进行延迟调整；若属于类型pulse₂，则不进行延迟调整；若之前步骤已对ADC_i做了k个延迟调整，则需对ADC_i+1做k个附加延迟调整；

4.以此类推，对所有ADC输出的采样数据进行延迟调整，得到同步的采样数据；

其中，所述的延迟调整最大为将采样数据延迟(n-1)×2T_s，即每两两ADC之间都进行了延迟调整，共进行了n-1次延迟调整。

本发明的发明目的是这样实现的：

本发明具有数据同步识别功能的多ADC数据采集系统，通过增加了测试脉冲形成模块、时间间隔测量单元、数据反馈控制模块以及数据顺序识别模块来测量各个ADC数据同步时钟之间的相位关系，根据测量结果来反馈控制采样数据的顺序，实现了并行采样数据顺序的实时正确拼合，为后端的采样数据的处理提供了可靠保障，有效地保证了系统的稳定运行，该技术为构架更高采样率的多ADC数据采集系统奠定了坚实的基础。

附图说明

图1是现有技术多ADC的交替并行数据采集系统的工作原理框图；

图2是两个相差180°的ADC时间交替并行采样数据传输时序关系图；

图3是本发明具有数据同步识别功能的多ADC数据采集系统一具体实施方式原理框图；

图4是相差180°相位的测试脉冲形成原理图；

具体实施方式

下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。

实施例

图3是本发明具有数据同步识别功能的多ADC数据采集系统一具体实施方式原理框图。

在本实施例中，如图3所示，本发明克服了以往靠延迟调整的系统中无法实时识别采样数据之间顺序关系的缺点，在已有方案之上增加了测试脉冲形成模块、时间间隔测量单元、数据反馈控制模块以及数据顺序识别模块，把各ADC的数据同步时钟的相位关系形成测试脉冲进行时间间隔测量，最后用测量结果来控制数据顺序的识别。其中，时间间隔测量单元采用TDC（时间数字转换器，Time-to-Digital Converter）测量模块，。

如图3所示，输入的模拟信号经信号调理通道调理后，同时送至n个ADC_1～n，同时各ADC接收到相应的满足时间交替采样的要求相位即依次相差360°/n的采样时钟，即ADC_i+1比ADC_i的采样时钟相位延迟360°/n，i=1,2，…，n，进行采样，输出采样数据及其数据同步时钟到数据处理器，各个ADC输出的数据同步时钟周期相同。在本实施例中，数据处理器为FPGA构成。

在FPGA里，在系统总体控制模块1的控制下，把各ADC的数据同步时钟dclk_1～n都输入到测试脉冲形成模块2当中，进行测试脉冲产生；然后再把形成后的测试脉冲送至TDC测量单元3进行测量，测量后的结果送至数据反馈控制模块4产生数据顺序识别的控制信号来控制数据顺序识别模块5对采用数据顺序进行识别，最终把所有ADC的采样数据都同步到同一个数据同步工作时钟上，例如图中所示的dclk_n，并送入数据处理与缓存模块6中，进行后续处理。在本实施例中，ADC输出的采样数据送入IDDR7进行存储后，再送入控制数据顺序识别模块5。

采样数据同步后，可进行系统的同步触发、抽取、插值和存储等后期的数字处理功能操作。其中TDC测量单元可以选择在FPGA内部基于延迟线技术来构建，也可以使用外部测量模块，如时间展宽电路、专用时间间隔测量芯片GPX等来构建。该功能的系统总体控制可由FPGA内部产生，形成内嵌的自动控制模块，也可以由外部的控制器，如DSP等来控制。

系统数据同步识别过程可分为以下三个步骤：

1.搭建稳定硬件平台：在一次设计完成后，应先调试好硬件平台，配置好各ADC，使得工作正常的时间交替采样过程中，并使FPGA对各ADC的数据接收能够正确稳定。

2.操作初始化：系统执行多次复位操作，对各测试脉冲测量，同时查看对应采样数据的拼合顺序种类，并对其结果进行统计分析，得出测试脉冲与系统对应的数据拼合顺序的对应控制信号，以供单次复位操作时进行数据顺序识别的查找使用。数据顺序识别操作的控制信号，可由TDC数据反馈控制模块获得TDC测量结果自动形成，也可以由DSP读取TDC的测试结果再发送控制信号到数据反馈控制模块来形成。

3.单次复位操作过程：在单次复位操作时，也就是每次上电开机，待系统硬件运行稳定、数据正确接收后，对各测试脉冲进行一次测量，查找对应的数据顺序控制信号，然后发送对应的控制信号来控制数据顺序的识别过程。

测试脉冲形成原理：由于不用的采样数据的组合顺序对应不同的处理方法，在实际系统中需对不同种类情况形成相应的测试脉冲来进行测量识别，然后对测量结果来判决数据顺序种类，进而采取对应的采样数据处理方式。

测试脉冲是用于表现各个ADC的数据同步时钟dclk之间的相位关系的，需由各个dclk的边沿来形成，也就是说，每两个dclk之间都需形成相应的测试脉冲，总共需形成n-1种测试脉冲。以两个相差180°相位的dclk为例，测试脉冲可以如下方式形成：用sdclk₂的上升沿作为起始，则测试脉冲形成的两种可能的理想情况pulse₁和pulse₂，如图4所示。以此类推，可以得到每两个ADC之间的需测试脉冲的形成原理与实现方式。由于各个ADC之间的相位变化在0～2π范围内，即采样时钟边沿的间隔相差在0～T_s范围内，数据同步时钟的周期T_dclk为4T_s，于是w₁的范围为0～T_s，而w₂的范围为3T_s～4T_s。

数据顺序识别操作：该操作用于调整数据间的顺序关系，以保证每次复位操作后都有确定的数据顺序。每两组数据之间的顺序关系都根据测试脉冲的测量结果所得到的控制信号来调整数据的顺序关系，调整的方式可采用延迟调整技术。

先以两个相差180°相位的dclk为例，若得到的TDC测试结果在0～T_s范围，则属于pulse₁这种类型，由于在本实施例中，ADC输出的采样数据为两路，这时需把ds_data₂这两路数据延迟2T_s，以实现和ds_data₁数据的同步目标。若得到的TDC测试结果在3T_s～4T_s范围，则属于pluse₂这种类型，这时ds_data₁和ds_data₂这两路数据是同步的，不需要作附加的调整操作。

以此类推，把每两个ADC之间的数据分别作此判断与操作，就可以识别出系统的所有数据顺序关系。即以两两ADC的数据顺序识别操作为基础，得出全部ADC的数据顺序关系操作。

具体实施办法：

1.把其中的两个ADC数据ds_data顺序识别进行操作，如进行ADC₁和ADC₂数据顺序识别操作，若测量结果为pulse₁，则把ADC₂的ds_data两路数据延迟2T_s，若属于pulse₂，则不进行延迟调整。

2.然后把这两个ADC数据当作一个整体，再与另外ADC中的一个进行数据识别操作，如根据ADC₂与ADC₃时间测量结果进行识别操作，若测量结果为pulse₁，则把ADC₃的ds_data两路数据延迟2T_s，若属于pulse₂，则不进行延迟调整。在次过程中，若在步骤1中已对ADC₂做延迟2T_s调整了，则需对ADC₃做一个附加延迟2T_s调整。

3.以此类推，可以进行所有ADC之间的数据顺序延迟调整。

以上的数据延迟调整可以采取以下两种方式：一、在采样后数据ds_data进入FPGA后通过延迟模块进行调整；二、在该数据经IDDR再次降速后通过数据同步时钟的来调整延迟，即打拍的方式。

尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。

Claims

1.一种具有数据同步识别功能的多ADC数据采集系统，包括信号调理通道、n个进行时间交替采样的ADC、采样时钟产生模块和数据处理器；

其特征在于，在数据处理器中，还包括有：

一测试脉冲形成模块，n个ADC_1～n的数据同步时钟输入到测试脉冲形成模块，依次以ADC_i+1输出的数据同步时钟dclk_i+1的上升沿作为起始，以ADC_i输出的数据同步时钟dclk_i的上升沿作为结束，产生n-1个测试脉冲；

一数据反馈控制模块，产生数据顺序识别的控制信号：对于一个测试脉冲，如果测试脉冲宽度在0～T_s范围，则属于类型pulse₁，如果测试脉冲宽度在（T_dclk-T_s）～T_dclk范围，则属于类型pulse₂，其中，T_s为采样时钟周期，T_dclk为数据同步时钟的周期；对n-1个测试脉冲宽度进行判断，依次得到的脉冲类型构成数据顺序识别的控制信号；

（1）、对ADC₁、ADC₂输出的采样数据顺序识别，如果其对应的测试脉冲属于类型pulse₁，则把ADC₂的采样数据进行延迟2T_s调整；若属于类型pulse₂，则不进行延迟调整；

（2）、对ADC₂、ADC₃输出的采样数据顺序识别，如果其对应的测试脉冲属于类型pulse₁，则把ADC₃的采样数据进行延迟2T_s调整；若属于类型pulse₂，则不进行延迟调整；若步骤（1）中已对ADC₂做了延迟2T_s调整，则需对ADC₃做一个附加延迟2T_s调整；

（3）对ADC_i、ADC_i+1输出的采样数据顺序识别，如果其对应的测试脉冲属于类型pulse₁，则把ADC_i+1的采样数据进行延迟2T_s调整；若属于类型pulse₂，则不进行延迟调整；若之前步骤已对ADC_i做了k个延迟2T_s调整，则需对ADC_i+1做k个附加延迟2T_s调整；

（4）以此类推，对所有ADC输出的采样数据进行延迟调整，得到同步的采样数据；

2.根据权利要求1所述的具有数据同步识别功能的多ADC数据采集系统，其特征在于，所述的时间间隔测量单元采用TDC，即时间数字转换器测量模块。