CN106253902B - 具有多器件同步复位识别校正功能的多通道并行采集系统 - Google Patents
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Abstract
本发明公开了一种具有多器件同步复位识别校正功能的多通道并行采集系统，在多通道并行采集系统的N个ADC和FPGA模块中，第1个FPGA模块根据系统复位起始命令发出复位信号完成ADC和DCM的复位操作，产生稳定的FPGA内部的数据工作时钟CCLK1；第2至第N个FPGA模块分别包含一个同步识别模块和复位控制模块，同步识别模块对上一个FPGA模块的数据工作时钟的延迟值进行调整，采用解串器和序列检测模块对本FPGA与上一个FPGA的数据工作时钟进行同步识别，将同步时的延迟值作为时间间隔，然后根据时间间隔调整复位信号到对应ADC和时钟管理单元的延迟值，从而完成多器件同步复位识别校正。采用本发明可以保证复位的准确性，从而使每次同步复位后多通道数据工作时钟的相位关系是确定的。
Description
技术领域
本发明属于超高速数据采集技术领域，更为具体地讲，涉及一种具有多器件同步复位识别校正功能的多通道并行采集系统。
背景技术
随着科技的快速发展，信号的复杂性日益增加，对采集系统的采样率的要求也逐渐增加，由于单片ADC(Analog-to-Digital Converter模数转换器)芯片采样率的制约，只能采用并行采集的方式来提高系统的采样率。而目前较为流行的做法是利用时间交替模数转换(TIADC)技术来提高系统的采样率。然而多器件并行采集的系统由于复位信号很难做到完全的同时复位，于是这种复位信号的不同步往往会导致后续数据拼合不正确，最终导致高采样率指标无法实现。而且，该现象因采样率的进一步提升而采用多ADC多FPGA构架方式变得越来越明显，严重影响了系统实现的稳定性。
在实际工程当中，为了使得外部高速ADC输出的同步时钟能够满足FPGA(Field-Programmable Gate Array，现场可编程门阵列)的运行速度，需要对同步时钟作一个分频降速处理，且该操作一般使用的是FPGA内部的DCM(Digital Clock Manager，时钟管理单元)对时钟进行相应的处理。于是影响复位同步操作就包括ADC的复位和DCM的复位。而导致复位操作不同步的原因主要有两个：复位信号延迟的不易控制和复位信号与采样时钟的不同源性，这两个原因都可能导致复位信号恰好处于采样时钟的亚稳态区间内，就会导致复位后的相位出现不确定现象，最终可能引发数据拼合的不正确。
在多通道并行采集系统中，包括N组ADC模块和FPGA模块。N片ADC同时对来自通道的数据进行相应的采集操作，根据对采样时钟相位的调整，将得到的采集数据SD1，…，SDN传输到各自的FPGA芯片进行相应的接收。图1是多ADC多FPGA的超高速并行采集系统原理框图。如图1所示，每个FPGA对其复位信号源RST，根据复位时钟CLKRST生成两路复位信号RSTADC和RSTDCM，分别发送给对应的ADC芯片和DCM模块。对于ADC芯片而言，在复位信号RSTADC到达之后，ADC芯片会根据复位的时刻产生一个与采样时钟SCLK同源的数据采样同步时钟信号DCLK发送给DCM模块。以四分频的时间关系为例，产生的采样同步时钟信号DCLK的时钟相位关系最多有4种情况。图2是四分频下四种可能产生的DCLK的时钟相位关系图。图2中去除了器件内部固有延迟的分析，展示了4种可能的时钟相位关系。进一步地，在超高速数据采集系统中为了把数据采样同步时钟信号DCLK降速为满足FPGA内部运行速度的工作时钟CCLK，则需要通过DCM(时钟管理单元)根据复位信号RSTDCM来执行相应的降速操作。该降速操作将会产生不同相位的CCLK，最终导致多通道并行数据的同步顺序不确定问题。
如果扩展到更为复杂的情况，对于N组ADC模块和FPGA模块组成的多通道并行采集系统，如果说各自的采样时钟都进行了M倍分频的操作，那么最多可以产生M×N种情况，而这也大大增加了数据拼合顺序的不确定性。而在实际应用当中，情况会更加复杂，因为在采样时钟SCLK的上升沿周围还存在着许多的不确定抖动区间，即工程设计中所说的亚稳态区间，如果复位信号作用于此区间，也会导致最终复位结果的不确定性。所以在这些区间，是禁止对TIADC系统进行复位操作。更进一步说，由于任何时钟信号的边沿都存在这种亚稳态区间，所以任何一种复位的结果都可能位于其前后任意一个区间，这些种种的原因导致，对于ADC芯片的复位操作需要进行特殊的处理。
目前已有的多ADC复位同步处理方法主要有：硬件同步复位法和复位识别法。前者采用与采样时钟同源的工作时钟来产生复位信号，然后经确知的延迟到达各ADC与DCM器件，使得满足相应的稳定复位所要求的区间，进而产生稳定的同步结果，即并行数据的固定顺序关系。该方法见期刊文献，Analysis on multiple-component synchronization ofultra-fast time-interleaved analog-to-digital conversion systems and itsnovel parameterized hardware solution，REVIEW OF SCIENTIFIC INSTRUMENTS，2014.05。后者对各ADC和DCM的复位进行任意操作，采用外置的高精度时间间隔测量装置对各个降速输出的数据处理时钟CCLK进行两两相位差识别来确定复位后的结果，进而来调整对应的采样数据的顺序关系。该方法见文献“中国专利，CN201110389013，一种多ADC数据采集系统的数据同步识别装置，2011.11.30”。这两种方法都能够解决多ADC同步复位的问题，但要么所需的硬件较复杂、要么调试过程较为繁琐，很难在实际工程中得以有效实现。而且它们受温度的影响较大，温度一旦变化就会导致校正好的相位再次出现偏移，增大复位不确定性的风险。
发明内容
本发明的目的在于克服现有技术的不足，提供一种具有多器件同步复位识别校正功能的多通道并行采集系统，通过对多通道并行采集系统中各FPGA模块中数据工作时钟CCLK进行准确地识别，并产生相应的复位信号延迟控制，使得在每次同步复位后多通道数据工作时钟CCLK的相位关系是确定的，从而保证后端数据同步的正确性。
为实现上述发明目的，本发明具有多器件同步复位识别校正功能的多通道并行采集系统，包括N组ADC模块和FPGA模块，N的取值范围为N≥2，其中ADC模块对信号调理通道内的信号进行采集，将采集数据发送给FPGA模块，ADC模块根据接收的复位信号生成数据同步时钟信号DCLK；FPGA模块中包含时钟管理单元、串并转换模块、数据存储模块和数据处理模块，时钟管理单元根据复位信号和数据同步时钟信号DCLK生成FPGA内部的数据工作时钟CCLK，发送给触发模块和数据存储模块；串并转换模块将采集数据进行串并转换，将转换后的并行采集数据发送给数据存储模块；数据存储模块在数据工作时钟控制下对并行采集数据进行缓存；数据处理模块从数据存储模块中读取数据进行处理后发送给后续模块；
第1个FPGA模块中包括复位产生A模块，复位产生A模块将接收的复位信号RST1进行分路后得到复位信号RSTADC1和RSTDCM1，分别转发给第1个ADC模块和第1个FPGA模块内部的时钟管理单元；
第2至第N个FPGA模块中，每个FPGA模块分别配置一个复位控制模块和同步识别模块，复位控制模块包括复位产生B模块、复位同步模块、延迟控制A模块和延迟控制B模块；第i个FPGA中，i＝2,3,…,N，复位产生B模块在接收到识别控制模块的复位信号产生指令后开始生成复位信号RSTi；复位同步模块接收第i-1个FPGA模块中时钟管理单元生成的FPGA内部时钟CCLKi-1，根据CCLKi-1对复位信号RSTi进行同步，得到同步复位信号RSTi′，分别发送给延迟控制A模块和延迟控制B模块；延迟控制A模块对同步复位信号RSTi′按照延迟值ΔAi进行延迟得到复位信号RSTADCi发送给第i个ADC模块；延迟控制B模块对同步复位信号RSTi′按照延迟值ΔBi进行延迟得到复位信号RSTDCMi发送给第i个FPGA模块的时钟管理单元；
第i个FPGA中延迟控制A模块和延迟控制B模块的延迟值ΔAi和ΔBi在多通道并行采集系统初始化时由各FPGA的同步识别模块按照FPGA序号依次进行确定，同步识别模块包括延迟控制C模块、解串器、序列检测模块和识别控制模块，各模块的具体工作为：
识别控制模块将延迟控制A模块、延迟控制B模块和延迟控制C模块的延迟值置为0，向复位产生B模块发送复位信号产生指令，然后按照预设周期对延迟控制C模块的延迟值ΔCi进行周期性设置，时刻t的延迟值δ表示延迟控制的增加步长，同时监测序列检测模块发送的电平信号，如果是无效电平则继续调整ΔCi，否则将当前延迟值ΔCi作为时钟CCLKi与时钟CCLKi-1相位差的时间间隔识别控制模块根据进行下一步操作，分为三种情况：
如果其中σ表示数据工作时钟边沿抖动的不确定度，则当前延迟值ΔAi和ΔBi确定；
如果TSCLK表示采样时钟的周期，识别控制模块令延迟值TCCLK表示数据工作时钟的周期，延迟值ΔBi不变，再重新进行同步识别得到时间CCLKi与时钟CCLKi-1相位差的时间间隔
如果识别控制模块令延迟值ΔBi＝ΔBi+TSCLK，延迟值ΔAi不变，再重新进行同步识别得到时间CCLKi与时钟CCLKi-1相位差的时间间隔
延迟控制C模块接收第i-1个FPGA模块中时钟管理单元生成的FPGA内部时钟CCLKi-1，按照延迟值ΔCi进行延迟得到延迟后时钟CCLK′i-1发送给解串器；
解串器接收第i个FPGA中时钟管理单元输出的FPGA内部时钟CCLKi，进行K倍频后对延迟后时钟CCLK′i-1进行解串，将解串得到的数字序列发送给序列检测模块；
序列检测模块对接收的数字序列进行检测，如果检测结果为延迟后时钟CCLK′i-1与时钟CCLKi同步，向识别控制模块输出有效电平，否则向识别控制模块输出无效电平。
本发明具有多器件同步复位识别校正功能的多通道并行采集系统，在多通道并行采集系统的N个ADC和FPGA模块中，第1个FPGA模块根据系统复位起始命令发出复位信号完成ADC和DCM的复位操作，产生稳定的FPGA内部的数据工作时钟CCLK1；第2至第N个FPGA模块中的每个FPGA模块，分别包含一个同步识别模块和复位控制模块，同步识别模块首先通过调整对上一个FPGA模块的数据工作时钟的延迟值进行调整，采用解串器和序列检测模块对本FPGA与上一个FPGA的数据工作时钟进行同步识别，将同步时的延迟值作为时间间隔，然后根据时间间隔调整复位信号到对应ADC和时钟管理单元的延迟值，从而完成多器件同步复位识别校正。采用本发明可以保证复位的准确性，从而使每次同步复位后多通道数据工作时钟CCLK的相位关系是确定的。
附图说明
图1是多ADC多FPGA的超高速并行采集系统原理框图；
图2是四分频下四种可能DCLK的时钟相位关系图；
图3是本发明具有多器件同步复位识别校正功能的多通道并行采集系统的具体实施方式结构图；
图4是相邻FPGA间多ADC同步复位过程的时序关系图。
图5是相邻CCLK间相位差识别过程的时序关系图。
具体实施方式
下面结合附图对本发明的具体实施方式进行描述，以便本领域的技术人员更好地理解本发明。需要特别提醒注意的是，在以下的描述中，当已知功能和设计的详细描述也许会淡化本发明的主要内容时，这些描述在这里将被忽略。
实施例
图3是本发明具有多器件同步复位识别校正功能的多通道并行采集系统的具体实施方式结构图。如图3所示，本发明具有多器件同步复位识别校正功能的多通道并行采集系统包括N组ADC和FPGA模块，N的取值范围为N≥2。
ADC模块对调理通道内的模拟信号进行采集，将采集的数据发送给相应的FPGA模块的串并转换模块2。
FPGA模块中包含时钟管理单元(DCM)1、串并转换模块2、数据存储模块3和数据处理模块4，各模块的具体说明如下：
时钟管理单元1接收的ADC模块的数据同步时钟信号DCLK(采样时钟的分频时钟)进行分频处理后得到FPGA的内部运行时钟CCLK，发送给数据存储模块3。
串并转换模块2将采集数据进行串并转换，将转换后的并行采集数据发送给数据存储模块3。
数据存储模块3在数据工作时钟和存储控制信号的控制下对并行采集数据进行缓存。
数据处理模块4从数据存储模块3中读取数据进行处理后发送给后续模块，例如后续的数据综合处理与控制模块、系统控制中心等等。
本发明中，第1个FPGA模块中设置有复位产生A模块5，复位产生A模块5从后端模块接收复位信号RST1，将复位信号RST1进行分路后得到复位信号RSTADC1和RSTDCM1，分别转发给第1个ADC模块和第1个FPGA模块内部的时钟管理单元1(DCM1)，第1个ADC模块根据复位信号RSTADC1生成数据同步时钟信号DCLK1，将生成的采样同步时钟信号DCLK1发送给第1个FPGA模块的时钟管理单元1(DCM1)，然后由第1个FPGA模块的时钟管理单元1根据复位信号RSTDCM1分频得到FPGA内部的数据工作时钟CCLK1，时钟管理单元1除将工作时钟CCLK1发送至数据存储模块3外，还需要同时发送至第2个FPGA模块中的延迟控制C模块71和复位同步模块72。
第2至第N个FPGA模块中，增加了一个复位控制模块6，包括复位产生B模块61、复位同步模块62、延迟控制A模块63和延迟控制B模块64；其中，复位同步模块62接收复位信号RSTi，i＝2,3,…,N，根据第i-1个模块发送的工作时钟CCLKi-1对复位信号RSTi进行同步处理，得到同步后复位信号RSTi′，分路发送给延迟控制A模块63和延迟控制B模块64。延迟控制A模块63按照延迟值ΔAi进行延迟后得到ADCi的复位信号RSTADCi，发送给第i个ADC模块。延迟控制B模块63按照延迟值ΔBi进行延迟后得到对应时钟管理单元1(DCMi)的复位信号RSTDCMi，发送给第i个FPGA模块中的时钟管理单元1。
根据以上各个模块的说明可以看出，本发明中，为了保证存储数据顺序的确定性，延迟值ΔAi和ΔBi的设置是其关键，要保证复位信号RSTi经同步和延迟后不会处于采样时钟信号SCLKi和数据同步时钟DCLKi的亚稳态区间内。由于实际的复位信号RSTi在延迟值ΔAi和ΔBi的基础上还叠加了硬件自身的延迟，而不同硬件设计的延迟值不同，并且该值不易于测量得到，传统的验证方法是通过多次试验后的数据组合结果来判定是否达到去亚稳态的目的，但是该种测试判定方法不能完全达到高可靠的自动校正目的，而且不同的硬件布线系统(特别是FPGA内部布线)就存在不同的实现过程，非常不利于系统的可靠实现。因此本发明在第2至第N个FPGA模块中，还分别增加配置了一个同步识别模块7，用于确定该FPGA中复位控制模块6的延迟值ΔAi和ΔBi。这两个模块相互配合才能完成整个系统多ADC复位同步的自动校正目的。
在多通道并行高速采集系统初始化时，第1个FPGA模块先根据RST1完成ADC1和DCM1的复位，然后第2至第N个FPGA模块按照顺序依次由其同步识别模块7对其复位控制模块6中的延迟控制A模块63和延迟控制B模块64对应的延迟值ΔAi和ΔBi进行确定。为了更好地说明本发明中的复位控制模块6和同步识别模块7，先对延迟值ΔAi和ΔBi的设定原理进行说明。
图4是相邻FPGA间多ADC同步复位过程的时序关系图。如图4所示，SCLKi表示ADCi模块的采样时钟，RSTi′表示经复位同步模块62同步后的复位信号。CCLKi-1是第i-1个ADCi-1和FPGA模块中的DCMi-1在RSTi-1信号作用下产生的数据在FPGA内部的工作时钟。假定本实施例中每个ADC模块中的时钟分频倍数为4，DCM的时钟分频倍数为2。RSTi′再经延迟控制A模块63和延迟控制B模块64分别延迟ΔAi和ΔBi后，得到延迟后的第i个复位信号RSTADCi和RSTDCMi。当存在不同的延迟值，这两个复位信号所作用的结果就可能不同。如RSTi'在经历ΔAi(1)延迟后的RSTADCi处于非SCLK上升沿r2的亚稳态区间时，标记为RSTADCi(1)，第i个ADC模块根据该复位信号进行复位，满足SCLKi上升沿r2时刻的有效信号，生成数据同步时钟信号DCLKi(1)；反之，如RSTi'在经历ΔAi(2)延迟后的RSTADCi处于SCLKi上升沿r2的亚稳态区间时，标记为RSTADCi(2)，第i个ADC模块根据该复位信号进行复位，处于SCLKi上升沿r2的亚稳态状态，可能生成数据同步时钟信号DCLKi(1)或者DCLKi(2)，且这两个时钟的相位差对应的时间间隔(两个时钟上升沿之间相位差所对应的时间)为TSCLK表示采样时钟的周期。此时，这两个DCLK在同一RSTDCMi作用下CCLK就可能出现CCLKi(1)或者CCLKi(3)两种情况，它们相位差的时间间隔也为
同理，假定在RSTADCi(1)作用下已产生了稳定的DCLKi(1)，则RSTi'在经历ΔBi(1)延迟后的RSTDCMi处于非DCLKi(1)上升沿t6的亚稳态区间时，标记为RSTDCMi(1)，第i个DCM根据该复位信号进行复位，满足DCLKi(1)上升沿t6时刻的作用条件，生成数据工作时钟信号CCLKi(1)；反之，如RSTi'在经历ΔBi(2)延迟后的RSTDCMi处于DCLKi(1)上升沿t6的亚稳态区间时，标记为RSTDCMi(2)，第i个DCM根据该复位信号进行复位，处于DCLKi(1)上升沿t6的亚稳态状态，可能生成数据同步时钟信号CCLKi(1)或者CCLKi(2)，且这两个时钟的相位差对应的时间间隔为TDCLK表示数据同步时钟的周期，本实施例中TDCLK＝4TSCLK。
采样时钟SCLK、数据同步时钟DCLK和数据工作时钟CCLK的每个跳变沿附近区间都存在亚稳态区间，将数据工作时钟边沿抖动的不确定度记为σ(不确定度是由历史数据得到的，本发明中以数据工作时钟抖动的不确定度时相位差对应的时间间隔来进行度量)，于是在ADC和DCM的复位过程中，如果复位信号处于这些时钟的边沿上，就可能导致复位的不确定性现象。本发明采用同步识别模块7对复位的结果CCLKi-1与CCLKi时钟的相位差进行识别，然后再用识别的相位差结果和再反馈控制延迟值ΔAi和ΔBi。
在同步识别模块7中，用解串器根据CCLKi时钟信号去解串CCLKi-1时钟信号，就可能得到不同的结果。如图5所示，相邻CCLK间相位差识别过程的时序关系图，该图假定解串器的解串倍数K为4。
如图5所示，在ADC复位情况下得到的DCLKi(1)所对应的CCLKi(1)结果根据CCLKi时钟信号去解串CCLKi-1时钟信号，解串后的数字序列为规则重复的下降沿序列1，…1100…。而在ADC复位情况下得到的DCLKi(2)所对应的结果为CCLKi(1)延迟一个TSCLK的时钟CCLKi(3)，解串后的数字序列为不规则的下降沿序列3，或…1100…，或…1000…，或…1101…，或…1001…。
无论这两种CCLK相位差如何变化，通过调节延迟控制C模块71的ΔCi值就可以转换为与CCLKi-1完全同步的复位结果CCLKi(S)。在同步情况下，解串器的解串结果转变为不规则的下降沿序列S，或…0110…，或…1110…，或…0100…，或…1100…，这些序列即可作为CCLK′i-1与时钟CCLKi同步的标志序列，通过序列检测即可判断是否达到同步。记系统所设置的SCLK时钟和CCLK时钟周期间的比值TCCLK/TSCLK＝Q，显然图5中Q＝8。以图5所示情况为例，如把CCLKi-1的延迟ΔCi设定在区间{(8z+1)TSCLK-σ,(8z+1)TSCLK+σ}内，z为非负整数，则处于CCLKi(1)状态的解串结果序列1就会转变为处于CCLKi(S)状态的序列S。同理，当处于CCLKi(2)的复位结果，则解串后的数字序列为规则重复的上升沿序列2，…0011…。此时，若把CCLKi-1的延迟ΔCi设定在区间{(8z+5)TSCLK-σ,(8z+5)TSCLK+σ}内，则处于CCLKi(2)状态的解串结果序列2就会转变为处于CCLKi(S)状态的序列S。当处于CCLKi(4)的复位结果，则解串后的数字序列为不规则的上升沿序列4，或…0110…，或…0010…，或…0111…，或…0011…。此时，若把CCLKi-1的延迟ΔCi设定在区间{(8z+6)TSCLK-σ,(8z+6)TSCLK+σ}内，则处于CCLKi(2)状态的解串结果序列2就会转变为处于CCLKi(S)状态的序列S。
以上四种情况，在解串后的数字序列第一次转变为序列S时，若把Δi进一步增加，则又转变为中间状态的相关序列(除序列S外)，但在ΔCi进一步增加至8TSCLK，则又第二次转变为序列S。因此，序列S称为下降沿的有效信号，用于确定CCLKi-1与CCLKi是否处于完全同步状态。然后，根据第一次接收到下降沿的有效信号所对应的延迟控制C模块71调节值ΔCi(1)，就可以得到两个CCLK的相位差进而通过设定延迟控制A模块63和延迟控制B模块64对应的延迟值ΔAi和ΔBi，再次由识别控制模块74发出复位信号RSTi就可以完成多ADC复位过程的同步校正。
基于以上原理，可知本发明中多通道并行高速采集系统初始化时多ADC复位同步识别与校正过程中各个模块的具体工作为：
同步识别模块7的具体工作过程为：
第i个FPGAi中，同步识别模块7中的识别控制模块74首先将延迟控制A模块63、延迟控制B模块64和延迟控制C模块71的延迟值置为0，向复位产生B模块发送复位信号产生指令，然后按照预设周期对延迟控制C模块71的延迟值ΔCi进行周期性设置，时刻t的延迟值δ表示延迟控制所能增加的最小步长。序列检测模块73实时监测解串器72转换后的数字序列，如果产生的序列是特定规律(不同步)的，就输出无效电平，否则输出有效电平(同步)。识别控制单元74监测序列检测单元所发出的电平信号，如果无效电平则Δi继续增加一个δ，否则将当前延迟值ΔCi作为时钟CCLKi与时钟CCLKi-1相位差的时间间隔停止对延迟周期性设置。根据之前的原理说明可知，该去除了两个CCLK时钟的路径延迟的影响。
解串器72为了增加序列识别的精度在解串时接收CCLKi后进行了K倍频，然后再采用倍频后的信号对CCLKi-1延迟后的信号进行解串，由此产生的序列就由并行的K位并行数字序列组成，在此假定高位的数据在时间顺序上是先来的。由此判断被解串的CCLKi-1信号在CCLKi一个周期(从上升沿到下一个上升沿的时间区间)下处于上升沿状态还是下降沿状态，及其它们之间的相位差。
复位控制模块6的具体工作过程为：
在完成第i-1个ADCi-1复位后，保持不变，然后发出第i个ADCi的复位信号RSTi；通过同步复位模块7检测CCLKi和CCLKi-1之间的相位差的时间间隔来调整延迟控制A模块63和延迟控制B模块64的延迟值ΔAi和ΔBi。ΔAi和ΔBi的调整方法为：
如果其中σ表示时间间隔的不确定度，则当前延迟值ΔAi和ΔBi确定；
如果识别控制模块令延迟值延迟值ΔBi不变，再重新进行同步识别得到时间CCLKi与时钟CCLKi-1相位差的时间间隔
如果识别控制模块令延迟值ΔBi＝ΔBi+TSCLK，延迟值ΔAi不变，再重新进行同步识别得到时间CCLKi与时钟CCLKi-1相位差的时间间隔
也就是说，每当调整一次延迟值ΔAi或ΔBi后，需要重新进行一次同步识别，得到时间间隔然后重新判断时间间隔直到
本发明具有多ADC复位同步识别与校正功能的多通道并行采集系统，在多通道并行采集系统的N个ADC和FPGA模块中，第1个ADC和FPGA模块根据系统复位起始命令发出复位信号完成ADC和DCM的复位操作，产生稳定的CCLK1，作为FPGA内部数据处理的工作时钟，同时发送给第2个ADC和FPGA模块；第2至第N个ADC和FPGA模块中的每个FPGA模块，分别包含一个同步识别模块7和复位控制模块6。同步识别模块7初始化三个延迟控制模块的延迟值，发出同步复位信号RSTi，然后逐步设置延迟控制C模块71，完成解串后数据序列的检测与识别，并根据识别结果再次设定延迟控制A模块63和延迟控制B模块64的延迟值，直到CCLKi-1和CCLKi达到同步的结果。在CCLKi-1与CCLKi同步后，把相应的CCLKi送至下一个FPGA模块中，再执行同步识别与校正的操作，直到系统中所有的子模块都完成多ADC的同步复位功能。
根据同步识别与校正的工作过程可知，本发明中采用的方法是从0开始按照预设步长改变延迟值ΔCi，对各个延迟值下得到的有效CCLKi-1信号采用K倍CCLKi频率的时钟进行解串处理，根据解串得到的数据序列进行检测，从而根据该延迟值判断CCLKi-1和CCLKi是否处于同步状态，最终设置合适的延迟值ΔA和ΔB以达到同步校正的目的。
可以看出，多通道并行高速采集系统初始化时，除了第1个FPGA模块以外，其他第2至第N个FPGA模块，依次由其中的同步识别模块6对延迟控制C模块71的延迟值进行识别和设置。相邻的两个FPGA模块中，前一个FPGA模块相当于主FPGA，后一个FPGA模块相当于从FPGA，从FPGA根据主FPGA的数据同步时钟信号CCLK同步从FPGA中的复位信号RST，根据同步后的复位信号经延迟控制A模块63和延迟控制B模块64对从FPGA对应的ADC和DCM进行复位。采用这种方式，在出现不同步状态复位而导致并行数据错位的情况时，可以通过同步识别与复位控制的装置来进行同步校正，从而保证并行数据顺序的正确性。
尽管上面对本发明说明性的具体实施方式进行了描述，以便于本技术领域的技术人员理解本发明，但应该清楚，本发明不限于具体实施方式的范围，对本技术领域的普通技术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。
Claims (1)
1.一种具有多器件复位控制与同步校正功能的多通道并行采集系统，包括N组ADC模块和FPGA模块，N的取值范围为N≥2，其中ADC模块对信号调理通道内的信号进行采集，将采集数据发送给FPGA模块，ADC模块根据接收的复位信号生成数据同步时钟信号DCLK；FPGA模块中包含时钟管理单元、串并转换模块、数据存储模块和数据处理模块，时钟管理单元根据复位信号和数据同步时钟信号DCLK生成FPGA内部的数据工作时钟CCLK，发送给数据存储模块；串并转换模块将采集数据进行串并转换，将转换后的并行采集数据发送给数据存储模块；数据存储模块在数据工作时钟控制下对并行采集数据进行缓存；数据处理模块从数据存储模块中读取数据进行处理后发送给后续模块；其特征在于：
第1个FPGA模块中包括复位产生A模块，复位产生A模块将接收的复位信号RST1进行分路后得到复位信号RSTADC1和RSTDCM1，分别转发给第1个ADC模块和第1个FPGA模块内部的时钟管理单元；
第2至第N个FPGA模块中，每个FPGA模块分别配置一个复位控制模块和同步识别模块，复位控制模块包括复位产生B模块、复位同步模块、延迟控制A模块和延迟控制B模块；第i个FPGA中，i＝2,3,…,N，复位产生B模块在接收到识别控制模块的复位信号产生指令后开始生成复位信号RSTi；复位同步模块接收第i-1个FPGA模块中时钟管理单元生成的数据工作时钟CCLKi-1，根据CCLKi-1对复位信号RSTi进行同步，得到同步复位信号RSTi′，分别发送给延迟控制A模块和延迟控制B模块；延迟控制A模块对同步复位信号RSTi′按照延迟值ΔAi进行延迟得到复位信号RSTADCi发送给第i个ADC模块；延迟控制B模块对同步复位信号RSTi′按照延迟值ΔBi进行延迟得到复位信号RSTDCMi发送给第i个FPGA模块的时钟管理单元；
第i个FPGA中延迟控制A模块和延迟控制B模块的延迟值ΔAi和ΔBi在多通道并行采集系统初始化时由各FPGA的同步识别模块按照FPGA序号依次进行确定，同步识别模块包括延迟控制C模块、解串器、序列检测模块和识别控制模块，各模块的具体工作为：
识别控制模块将延迟控制A模块、延迟控制B模块和延迟控制C模块的延迟值置为0，向复位产生B模块发送复位信号产生指令，然后按照预设周期对延迟控制C模块的延迟值ΔCi进行周期性设置，时刻t的延迟值δ表示延迟控制的增加步长，同时监测序列检测模块发送的电平信号，如果是无效电平则继续调整ΔCi，否则将当前延迟值ΔCi作为时钟CCLKi与时钟CCLKi-1相位差的时间间隔识别控制模块根据进行下一步操作，分为三种情况：
如果其中σ表示数据工作时钟边沿抖动的不确定度，则当前延迟值ΔAi和ΔBi确定；
如果TSCLK表示采样时钟的周期，识别控制模块令延迟值TCCLK表示数据工作时钟的周期，延迟值ΔBi不变，再重新进行同步识别得到时间CCLKi与时钟CCLKi-1相位差的时间间隔
如果识别控制模块令延迟值ΔBi＝ΔBi+TSCLK，延迟值ΔAi不变，再重新进行同步识别得到时间CCLKi与时钟CCLKi-1相位差的时间间隔
延迟控制C模块接收第i-1个FPGA模块中时钟管理单元生成的数据工作时钟CCLKi-1，按照延迟值ΔCi进行延迟得到延迟后时钟CCLK′i-1发送给解串器；
解串器接收第i个FPGA中时钟管理单元输出的数据工作时钟CCLKi，进行K倍频后对延迟后时钟CCLK′i-1进行解串，将解串得到的数字序列发送给序列检测模块；
序列检测模块对接收的数字序列进行检测，如果检测结果为延迟后时钟CCLK′i-1与时钟CCLKi同步，向识别控制模块输出有效电平，否则向识别控制模块输出无效电平。
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