CN109240981B - 多通道数据的同步采集方法、设备和计算机可读存储介质 - Google Patents

Abstract

本发明实施例公开了一种多通道数据的同步采集方法、设备和计算机可读存储介质，该方法包括：当用于进行多通道数据采集的n个模数转换器ADC的数据发送时钟的相位不完全相同时，生成n个ADC的复位信号，n为大于1的正整数；在n个ADC中，确定出至少一个待处理ADC，待处理ADC为：根据自身的复位信号不能够获得相位固定不变的数据发送时钟的ADC；对每个待处理ADC的复位信号进行延迟处理，使n个ADC中的每个ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟。本发明实施例的技术方案通过对复位信号进行延迟处理，实现了n个ADC的数据发送时钟相位相同，对采用该技术方案的多通道数据采集系统没有其他硬件要求，该技术方案的灵活性更高、适用范围更广。

Description

多通道数据的同步采集方法、设备和计算机可读存储介质

技术领域

本发明涉及多通道数据采集技术，尤其涉及一种多通道数据的同步采集方法、设备和计算机可读存储介质。

背景技术

在现有的雷达系统中，随着应用的多样化，信号朝着密集化、复杂化的方向发展，采用高速多通道数据采集系统对信号进行测量已成为目前常用的技术手段之一，多通道数据采集就是对多路模拟信号同时进行采样，其中，采样路数可能为2路、3路、4路甚至更多路，采样频率可能在千兆赫兹以上；具体地，模拟信号的采样是由模数转换器(ADC，Analog-to-Digital Converter)完成的，则多通道数据采集系统中使用多个ADC对多路模拟信号进行采样，再使用现场可编程门阵列(FPGA，Field－Programmable Gate Array)接收和处理ADC的采样数据，由于使用的ADC较多，一片FPGA接收采样数据难以满足需求，在多通道数据采集系统中使用多片FPGA来接收不同ADC的采集数据，例如，多通道数据采集系统中ADC与FPGA的连接关系如图1所示，多通道数据采集系统中使用n片ADC进行数据采样，使用m片FPGA来接收n片ADC的采样数据，图1中的ADC_1表示第一片ADC，ADC_2表示第二片ADC，ADC_n表示第n片ADC，FPGA_1表示第一片FPGA，FPGA_m表示第m片FPGA；进一步地，再以任意一片ADC与一片FPGA通信为例，FPGA与ADC的连接关系如图2所示，ADC除了将采样数据发送给FPGA，同时将自身的数据发送时钟DCLK发送给FPGA，ADC的数据发送时钟就是FPGA接收采样数据的时钟。

在高速的多通道数据采集系统中，ADC的采样时钟等于主时钟源产生的采样时钟FCLK，采样时钟FCLK的频率高达千兆赫兹以上，若ADC将采样时钟FCLK作为数据发送时钟，会导致接收采样数据的FPGA接收数据的频率过高，为了缓解FPGA接收数据的压力，在ADC内部集成了多路分配器DEMUX模块，DEMUX模块可以将一个时钟信号转变为不同频率的另一个时钟信号；例如，在ADC内部集成具有N分频功能的DEMUX模块，从而得到频率等于采样时钟FCLK的频率的1/N的数据发送时钟DCLK，这样FPGA接收采样数据的频率就降低至1/N的FCLK的频率，大大缓解了FPGA接收数据的压力；例如，如果ADC内部集成了4倍的DEMUX模块，数据发送时钟DCLK的频率是采样时钟FCLK的频率的1/4，但是，由于ADC的数据发送时钟DCLK是由ADC内部的分频电路对采样时钟FCLK分频所产生的，则在多通道数据采集系统工作时，对于使用4倍DEMUX模块的ADC的分频电路，产生的数据发送时钟DCLK的初始相位就会有0度、90度、180度以及270度4种可能；由于不同ADC的分频电路的差异性，多通道数据采集系统中的多片ADC同时工作时，多片ADC产生的数据发送时钟DCLK的初始相位就会不完全相同，出现多片ADC的数据发送时钟不同步的现象，从而导致FPGA获取的不同通道间的采样数据存在一定的相位误差。

对于多片ADC的数据发送时钟不同步的问题，相关的多通道数据的同步采集方法，主要是通过使用外部器件来实现多通道数据的同步采集，例如，一种使用D触发器芯片的多通道数据的同步采集方法，具体包括：FPGA产生ADC的复位脉冲信号输出到D触发器上，同时采样时钟FCLK作为D触发器的锁存时钟，将D触发器的输出作为ADC芯片的复位信号，来保证多片ADC芯片之间的同步；但是，上述方法因为使用了额外的D触发器芯片，导致多通道数据采集系统在不同的应用场景下，需要根据应用场景选择可用的D触发器的型号，尤其是针对航天的应用背景下，宇航级的D触发器选择比较困难，该方法的局限性较大，并且如果多通道数据采集系统中的采样通道数比较多的话，需要的D触发器的数目就会增加，然而每个D触发器都需要一路自身的工作时钟，那么系统中总的工作时钟路数就会双倍增加，增加了电路设计的复杂度。

发明内容

本发明的主要目的在于提出一种多通道数据同步采集方法、设备和计算机可读存储介质，旨在解决现有的多通道数据的同步采集方法通过使用外部器件来实现多通道数据的同步采集，导致的使用要求增多、方法局限性增加，以及方法实现电路的复杂度增加的问题。

本发明的技术方案是这样实现的：

本发明实施例提供一种多通道数据同步采集方法，所述方法包括：

当用于进行多通道数据采集的n个ADC的数据发送时钟的相位不完全相同时，生成所述n个ADC的复位信号；其中，n为大于1的正整数；

在所述n个ADC中，确定出至少一个待处理ADC，所述待处理ADC为：根据自身的复位信号不能够获得相位固定不变的数据发送时钟的ADC；

对每个待处理ADC的复位信号进行延迟处理，使所述n个ADC中的每个ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟。

上述方案中，所述在所述n个ADC中，确定出至少一个待处理ADC，包括：

根据所述n个ADC中每个ADC的复位信号，对所述每个ADC进行M次复位，获得所述每个ADC的M个数据发送时钟；其中，M为大于1的正整数；

根据所述每个ADC的M个数据发送时钟的相位，在所述n个ADC中，确定出所述至少一个待处理ADC。

上述方案中，所述在所述n个ADC中，确定出至少一个待处理ADC，包括：

当i取1至n，且所述n个ADC中的第i个ADC的复位信号的上升沿或下降沿与自身的采样时钟的所有边沿的时间差不小于预设时间阈值时，确定所述n个ADC中的第i个ADC为待处理ADC。

上述方案中，所述对每个待处理ADC的复位信号进行延迟处理，使所述n个ADC中的每个ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟，包括：

当j取1至d，对所述待处理ADC中的第j个待处理ADC的复位信号设置延迟值；其中，d表示待处理ADC的个数；

根据所述延迟值向所述第j个待处理ADC发送复位信号，当所述第j个待处理ADC不能根据自身的复位信号获得相位固定不变的数据发送时钟时，对所述第j个待处理ADC的复位信号的延迟值进行调整，直至所述第j个待处理ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟。

上述方案中，在所述对所述第j个待处理ADC的复位信号的延迟值进行调整，直至所述第j个待处理ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟，包括：

对所述第j个待处理ADC的复位信号的延迟值按照预设单位值逐次增加，直至所述第j个待处理ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟。

本发明实施例还提供一种多通道数据的同步采集设备，所述设备包括：存储器和处理器；其中，

所述存储器用于存储计算机程序；

所述处理器用于在运行所述存储器中存储的计算机程序时，执行以下步骤：

当用于进行多通道数据采集的n个ADC的数据发送时钟的相位不完全相同时，生成所述n个ADC的复位信号；其中，n为大于1的正整数；

在所述n个ADC中，确定出至少一个待处理ADC，所述待处理ADC为：根据自身的复位信号不能够获得相位固定不变的数据发送时钟的ADC；

对每个待处理ADC的复位信号进行延迟处理，使所述n个ADC中的每个ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟。

上述方案中，所述处理器具体用于在运行所述存储器中存储的计算机程序时，执行以下步骤：

根据所述n个ADC中每个ADC的复位信号，对所述每个ADC进行M次复位，获得所述每个ADC的M个数据发送时钟；其中，M为大于1的正整数；

根据所述每个ADC的M个数据发送时钟的相位，在所述n个ADC中，确定出所述至少一个待处理ADC。

上述方案中，所述处理器具体用于在运行所述存储器中存储的计算机程序时，执行以下步骤：

当i取1至n，且所述n个ADC中的第i个ADC的复位信号的上升沿或下降沿与自身的采样时钟的所有边沿的时间差不小于预设时间阈值时，确定所述n个ADC中的第i个ADC为待处理ADC。

上述方案中，所述处理器具体用于在运行所述存储器中存储的计算机程序时，执行以下步骤：

当j取1至d，对所述待处理ADC中的第j个待处理ADC的复位信号设置延迟值；其中，d表示待处理ADC的个数；

根据所述延迟值向所述第j个待处理ADC发送复位信号，当所述第j个待处理ADC不能根据自身的复位信号获得相位固定不变的数据发送时钟时，对所述第j个待处理ADC的复位信号的延迟值进行调整，直至所述第j个待处理ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟。

本发明实施例还提供一种计算机可读存储介质，所述计算机可读存储介质存储有计算机程序，

当所述计算机程序被至少一个处理器执行时，导致所述至少一个处理器执行上述任意一种多通道数据的同步采集方法的步骤。

本发明实施例提供的一种多通道数据的同步采集方法、设备和计算机可读存储介质中，当用于进行多通道数据采集的n个ADC的数据发送时钟的相位不完全相同时，生成所述n个ADC的复位信号；其中，n为大于1的正整数；在所述n个ADC中，确定出至少一个待处理ADC，所述待处理ADC为：根据自身的复位信号不能够获得相位固定不变的数据发送时钟的ADC；对每个待处理ADC的复位信号进行延迟处理，使所述n个ADC中的每个ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟。如此，本发明实施例的技术方案通过对复位信号进行延迟处理，使得n个ADC满足根据自身的复位信号获得相位固定不变的数据发送时钟，实现了n个ADC的数据发送时钟相位相同，对采用该技术方案的多通道数据采集系统上没有其他硬件要求，该技术方案的灵活性更高、适用范围更广。

附图说明

图1为本发明实施例提供的一种多通道数据采集系统中FPGA和ADC的连接示意图；

图2为本发明实施例提供的一种FPGA与ADC的数据交互示意图；

图3为本发明实施例提供的一种多通道数据采集系统的组成结构示意图；

图4为本发明实施例提供的一种多通道数据的同步采集方法的流程图一；

图5为本发明实施例提供的FPGA_1向n个ADC发送复位信号的示意图；

图6为本发明实施例提供的根据工作时钟GCLK生成复位信号RST的时序图；

图7为本发明实施例提供的根据复位信号RST生成数据发送时钟DCLK的时序图；

图8为本发明实施例提供的一种多通道数据的同步采集方法的流程图二；

图9为本发明实施例提供的一种多通道数据的同步采集设备的组成结构示意图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。

实施例一

如图3所示为本发明实施例提供的一种多通道数据采集系统的连接关系图，该多通道数据采集系统包括：时钟源、差分时钟缓冲器、n个ADC和m个FPGA，n大于或等于m，其中，时钟源在通信系统中用于为数据处理设备产生时钟信号或为特定系统提供基准信号，可以为石英晶体振荡器；差分时钟缓冲器用于对一个时钟源进行缓冲后发出多路同频同相的时钟；n个ADC用于对n路模拟数据进行采样，ADC_1表示第一个ADC，ADC_2表示第二个ADC，ADC_n表示第n个ADC；m个FPGA用于接收n个ADC的采样数据，FPGA_1表示第一个FPGA，FPGA_m表示第m个FPGA。

该多通道数据采集系统工作时，时钟源产生两路同源时钟，一路是采样时钟FCLK，另一路为工作时钟GCLK，其中，工作时钟GCLK的频率远低于采样时钟FCLK的频率，工作时钟GCLK可以作用于m个FPGA中的一个，例如，FPGA_1接收工作时钟GCLK，并根据工作时钟GCLK生成作用于n个ADC的复位信号RST，工作时钟GCLK的频率小于FPGA_1的最大时钟频率(几百兆赫兹)，其中，RST_1为ADC_1的复位信号，RST_2为ADC_2的复位信号，RST_n为ADC_n的复位信号；采样时钟FCLK作为差分时钟缓冲器的输入，经差分时钟缓冲器处理后发出N路同频同相的时钟，分别作为n个ADC采集数据的采样时钟，其中，FCLK_1为ADC_1的采样时钟，FCLK_2为ADC_2的采样时钟，FCLK_n为ADC_n的采样时钟；n个ADC中的每个ADC根据自身的采样时钟进行数据采样，每个ADC还包括DEMUX模块，用于对采样时钟进行分频后生成数据发送时钟DCLK，并将数据发送时钟DCLK发送给对应的FPGA，使得FPGA根据数据发送时钟DCLK接收ADC的采样数据。

本发明实施例提供一种多通道数据的同步采集方法，该方法是基于图3的多通道数据采集系统实现的，如图4所示，该方法包括：

S401：当用于进行多通道数据采集的n个ADC的数据发送时钟的相位不完全相同时，生成n个ADC的复位信号；其中，n为大于1的正整数。

在本发明实施例中，每个ADC使用具有N分频功能的DEMUX模块，对采样时钟进行分频生成数据发送时钟DCLK，使得数据发送时钟DCLK的频率等于采样时钟的频率的1/N，然而不同ADC的DEMUX模块生成的数据发送时钟DCLK的初始相位不完全相同，导致所有FPGA使用数据发送时钟接收的多路采样数据存在相位误差，因此，需要对分频模块生成的数据发送时钟DCLK进行调节，可以通过FPGA向所有ADC发送复位信号RST，每个ADC根据接收到的复位信号RST，对采样时钟重新进行分频产生数据发送时钟DCLK。

S402：在n个ADC中，确定出至少一个待处理ADC，待处理ADC为：根据自身的复位信号不能够获得相位固定不变的数据发送时钟的ADC。

在本发明实施例中，可以由m个FPGA中的任意一个FPGA产生复位信号，以FPGA_1生成复位信号RST为例，如图5所示的FPGA_1向n个ADC发送复位信号的示意图，FPGA_1可以根据工作时钟GCLK生成复位信号RST，再将复位信号RST发送至n个延迟单元，由n个延迟单元向对应的ADC发送复位信号。

示例性地，FPGA_1生成的复位信号RST可以是脉冲信号，FPGA_1根据工作时钟GCLK生成复位信号RST的过程，可以包括：FPGA_1以工作时钟GCLK的一个周期为最小单位，生成一个脉冲宽度Tpwr等于最小单位整数倍的复位信号RST，如图6所示的FPGA_1根据工作时钟GCLK生成复位信号RST的时序图，FPGA_1生成一个脉冲宽度T_pwr等于工作时钟GCLK的3个周期的复位信号RST。

进一步地，i取1至n，在n个ADC中的ADC_i接收到复位信号RST_i之后，ADC_i的DEMUX模块根据复位信号RST_i，重新分频生成数据发送时钟DCLK_i，具体地，以任意一个使用具有4分频功能的DEMUX模块的ADC为例，如图7所示的ADC根据复位信号RST生成数据发送时钟DCLK的时序图，任意一个ADC接收脉冲宽度Tpwr的复位信号RST后，先对数据发送时钟DCLK进行初始化处理，即，数据发送时钟DCLK跟随复位信号RST维持同样脉冲宽度Tpwr的高电平，并在复位信号RST的下降沿之后，仍保持一定时间间隔的高电平，该时间间隔的结束时刻对应于采样时钟FCLK的任意一个上升沿或下降沿的位置，再从该时间间隔的结束时刻开始生成数据发送时钟DCLK；

其中，复位信号RST的上升沿或下降沿分别与采样时钟FCLK的一个边沿的位置最接近，而FPGA_1产生的复位信号RST的上升沿或下降沿与采样时钟FCLK的最接近的一个边沿的时间差是任意的，当复位信号RST的上升沿或下降沿与采样时钟FCLK的最接近的一个边沿的时间差不小于预设时间阈值时，上述时间间隔就是任意的，对应的生成数据发送时钟DCLK的开始时刻是任意的，也就是说ADC根据复位信号RST不能够获得相位固定不变的数据发送时钟DCLK，如此，就不能保证所有ADC根据复位信号生成的数据发送时钟DCLK相位同步，FPGA可以通过延迟单元对待处理ADC的复位信号进行处理，调整待处理ADC的复位信号与自身的采样时钟FCLK的位置关系；当复位信号RST的上升沿或下降沿与采样时钟FCLK的最接近的一个边沿的时间差小于预设时间阈值时，上述时间间隔是等于采样时钟FCLK的k个周期，k取决于ADC的型号，k为大于0的正整数，上述时间间隔的结束时刻对应的采样时钟FCLK的任意一个上升沿或下降沿称为同步沿，再从同步沿开始生成数据发送时钟DCLK，ADC根据复位信号RST能够获得相位固定不变的数据发送时钟DCLK，如此实现了所有ADC根据复位信号生成的数据发送时钟DCLK相位同步。

示例性地，在n个ADC中确定出至少一个待处理ADC，一种实现方式可以包括：FPGA_1根据n个ADC中每个ADC的复位信号，对每个ADC进行M次复位，获得每个ADC的M个数据发送时钟；其中，M为大于1的正整数；根据每个ADC的M个数据发送时钟的相位，在n个ADC中，确定出至少一个待处理ADC，待处理ADC为：自身的M个数据发送时钟的相位不完全相同的ADC。需要说明的是，确定待处理ADC时，不对n个ADC的复位信号进行延迟处理，或者说，n个ADC的复位信号的延迟值等于0，FPGA_1通过n个延迟单元直接发送复位信号。

示例性地，在n个ADC中确定出至少一个待处理ADC，另一种实现方式可以包括：i取1至n，使用示波器分别连接在n个ADC中的ADC_i的复位信号的引脚和采样时钟的输入引脚，检测ADC_i的复位信号的时序图和采样时钟的时序图，当ADC_i的复位信号的上升沿或下降沿与自身的采样时钟的所有边沿的时间差不小于预设时间阈值，或者说，ADC_i的复位信号的上升沿或下降沿与采样时钟的最接近的一个边沿的时间差不小于预设时间阈值时，确定ADC_i为待处理ADC。

S403：对每个待处理ADC的复位信号进行延迟处理，使n个ADC中的每个ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟。

在本发明实施例中，当j取1至d，对待处理ADC中的ADC_j的复位信号设置延迟值，其中，d表示待处理ADC的个数；根据延迟值向ADC_j发送复位信号，当ADC_j不能根据自身的复位信号获得相位固定不变的数据发送时钟时，对ADC_j的复位信号的延迟值进行调整，直至ADC_j能够根据自身的复位信号获得相位固定不变的数据发送时钟。

进一步地，FPGA_1对ADC_j的复位信号的延迟值按照预设单位值逐次增加，直至ADC_j能够根据自身的复位信号获得相位固定不变的数据发送时钟；其中，预设单位值可以小于或等于ADC_j的采样时钟FCLK_j的一个周期的1/10，是一个保存在FPGA_1中的固定不变的数值，或者是FPGA_1从外部的控制指令中获取的数值；例如，FPGA_1使用内部可编程的延迟单元对复位信号的延迟值进行调整时，可以采用赛灵思Xilinx的FPGA作为FPGA_1，Xilinx的FPGA中集成了可编程的输入输出延迟单元IODELAY，利用IODELAY能够实现对输入输出信号的绝对延迟，IODELAY的分辨率能够达到皮秒级别。

进一步地，在FPGA_1对ADC_j的复位信号的延迟值按照预设单位值增加一次后，第j个延迟单元根据增加后的复位信号的延迟值向ADC_j发送复位信号，判断ADC_j是否能够根据自身的复位信号获得相位固定不变的数据发送时钟，具体的判断过程与上述在n个ADC中确定出一个待处理ADC的实现方式同理，当ADC_j能够根据自身的复位信号获得相位固定不变的数据发送时钟，ADC_j的增加后的复位信号的延迟值保持不变；当ADC_j不能够根据自身的复位信号获得相位固定不变的数据发送时钟，继续对ADC_j的增加后的复位信号的延迟值按照预设单位值增加一次。

由此可见，本发明实施例中，当用于进行多通道数据采集的n个ADC的数据发送时钟的相位不完全相同时，由任意一个FPGA对n个ADC进行复位，确定出至少一个待处理ADC，待处理ADC为根据自身的复位信号不能够获得相位固定不变的数据发送时钟的ADC；再对每个待处理ADC的复位信号进行延迟处理，使n个ADC中的每个ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟。如此，本发明实施例的技术方案是通过任意一个FPGA对复位信号进行延迟处理，实现了n个ADC的数据发送时钟的相位相同，对采用该技术方案的多通道数据采集系统上没有其他硬件要求，该技术方案的灵活性和通用性更高。

实施例二

为了能够更加体现本发明的目的，在上述实施例的基础上，进行进一步的举例说明。

本发明实施例提供一种多通道数据的同步采集方法，如图8所示，所述方法包括：

S801：当用于进行多通道数据采集的n个ADC的数据发送时钟的相位不完全相同时，生成n个ADC的复位信号；其中，n为大于1的正整数，执行步骤S802。

S801与S401的实现方式相同，这里不再赘述。

S802：对n个ADC中的任意一个ADC，判断任意一个ADC根据自身的复位信号是否能够获得相位固定不变的数据发送时钟，当任意一个ADC根据自身的复位信号不能够获得相位固定不变的数据发送时钟时，执行步骤S803；否则，执行步骤S804。

在本发明实施例中，对n个ADC中的任意一个ADC，例如，ADC_1，判断是否能够根据自身的复位信号获得相位固定不变的数据发送时钟，具体的判断过程与实施例一中的在n个ADC中确定出至少一个待处理ADC的实现方式同理，此处不再赘述。

S803：对任意一个ADC的复位信号进行延迟处理，使任意一个ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟，执行步骤S804。

在本发明实施例中，ADC_1根据自身的复位信号不能够获得相位固定不变的数据发送时钟时，可以对ADC_1的复位信号进行延迟处理，具体的延迟处理过程与实施例一中的步骤S403的实现方式同理，此处不再赘述。

S804：判断n个ADC中是否存在待处理ADC，待处理ADC为：根据自身的复位信号获得的数据发送时钟的相位，不等于任意一个ADC根据自身的复位信号获得的数据发送时钟的相位；当n个ADC中存在待处理ADC时，执行步骤S805，否则，执行步骤S806。

在本发明实施例中，ADC_1根据自身的复位信号能够获得相位固定不变的数据发送时钟时，判断n个ADC中的其他ADC根据自身的复位信号获得的数据发送时钟的相位，是否等于ADC_1根据自身的复位信号获得的数据发送时钟的相位；具体地，以其他ADC中的ADC_2为例，根据ADC_2的复位信号对ADC_2进行M次复位，获得ADC_2的M个数据发送时钟，根据ADC_1的复位信号对ADC_1进行一次复位，获得ADC_2的数据发送时钟，判断ADC_2的M个数据发送时钟的相位与ADC_1的数据发送时钟的相位是否都相同，当ADC_2的M个数据发送时钟的相位与ADC_1的数据发送时钟的相位不完全相同时，确定ADC_2是待处理ADC，否则，确定ADC_2不是待处理ADC。

S805：对待处理ADC的复位信号进行延迟处理，使n个ADC中的每个ADC根据自身的复位信号获得的数据发送时钟的相位，等于任意一个ADC根据自身的复位信号获得的数据发送时钟的相位；执行步骤S806。

在本发明实施例中，当j取1至d，FPGA_1对待处理ADC中的ADC_j的复位信号设置延迟值，其中，d表示待处理ADC的个数；根据延迟值向ADC_j发送复位信号，当ADC_j根据自身的复位信号获得的数据发送时钟的相位不等于ADC_1根据自身的复位信号获得的数据发送时钟的相位时，对ADC_j的复位信号的延迟值按照预设单位值逐次增加，直至ADC_j根据自身的复位信号获得的数据发送时钟的相位等于ADC_1根据自身的复位信号获得的数据发送时钟的相位。

进一步地，在FPGA_1对ADC_j的复位信号的延迟值按照预设单位值增加一次后，第j个延迟单元根据增加后的复位信号的延迟值向ADC_j发送复位信号，判断ADC_j根据自身的复位信号获得的数据发送时钟的相位是否等于ADC_1根据自身的复位信号获得的数据发送时钟的相位，具体的判断过程与上述对ADC_2的判断过程相同，当ADC_j根据自身的复位信号获得的数据发送时钟的相位等于ADC_1根据自身的复位信号获得的数据发送时钟的相位，ADC_j的增加后的复位信号的延迟值保持不变；当根据自身的复位信号获得的数据发送时钟的相位不等于ADC_1根据自身的复位信号获得的数据发送时钟的相位，继续对ADC_j的增加后的复位信号的延迟值按照预设单位值增加一次。

S806：基于n个ADC根据自身的复位信号获得的数据发送时钟，接收并处理n个ADC的采样数据。

在本发明实施例中，FPGA_1确定n个ADC根据自身的复位信号获得的数据发送时钟的相位都相同时，对n个ADC进行复位，m个FPGA接收n个ADC的数据发送时钟，并基于接收到的数据发送时钟接收和处理n个ADC的采样数据。

由此可见，本发明实施例中，当用于进行多通道数据采集的n个ADC的数据发送时钟的相位不完全相同时，由FPGA_1向一个ADC_1发送复位信号，实现对ADC_1的复位，在ADC_1根据自身的复位信号不能够获得相位固定不变的数据发送时钟时，由FPGA_1对ADC_1的复位信号进行延迟处理，使得ADC_1根据自身的复位信号不能够获得相位固定不变的数据发送时钟；再以ADC_1为基准，确定出n个ADC中的待处理ADC，待处理ADC为根据自身的复位信号获得的数据发送时钟的相位不等于ADC_1根据自身的复位信号获得的数据发送时钟的相位，对每个待处理ADC的复位信号进行延迟处理，使n个ADC中的每个ADC根据自身的复位信号获得的数据发送时钟的相位，等于ADC_1根据自身的复位信号获得的数据发送时钟的相位，就实现了n个ADC的数据发送时钟的相位同步。如此，通过任意一个FPGA对ADC的复位信号进行延迟处理，对采用本发明实施例的技术方案的多通道数据采集系统上没有其他硬件要求，该技术方案的灵活性和通用性更高。

实施例三

为了能够更加体现本发明的目的，在前述方法实施例的基础上，进行进一步的举例说明。

本发明实施例提供一种多通道数据的同步采集设备，如图9所示，该设备900包括：存储器901和处理器902；其中，

存储器901用于存储计算机程序；

处理器902用于在运行存储器901中存储的计算机程序时，执行以下步骤：

当用于进行多通道数据采集的n个ADC的数据发送时钟的相位不完全相同时，生成n个ADC的复位信号；其中，n为大于1的正整数；

在n个ADC中，确定出至少一个待处理ADC，待处理ADC为：根据自身的复位信号不能够获得相位固定不变的数据发送时钟的ADC；

对每个待处理ADC的复位信号进行延迟处理，使n个ADC中的每个ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟。

示例性地，处理器902具体用于在运行存储器901中存储的计算机程序时，执行以下步骤：

根据n个ADC中每个ADC的复位信号，对每个ADC进行M次复位，获得每个ADC的M个数据发送时钟；其中，M为大于1的正整数；

根据每个ADC的M个数据发送时钟的相位，在n个ADC中，确定出至少一个待处理ADC。

示例性地，处理器902具体用于在运行存储器901中存储的计算机程序时，执行以下步骤：

当i取1至n，且n个ADC中的第i个ADC的复位信号的上升沿或下降沿与自身的采样时钟的所有边沿的时间差不小于预设时间阈值时，确定n个ADC中的第i个ADC为待处理ADC。

示例性地，处理器902具体用于在运行存储器901中存储的计算机程序时，执行以下步骤：

当j取1至d，对待处理ADC中的第j个待处理ADC的复位信号设置延迟值；其中，d表示待处理ADC的个数；

根据延迟值向第j个待处理ADC发送复位信号，当第j个待处理ADC不能根据自身的复位信号获得相位固定不变的数据发送时钟时，对第j个待处理ADC的复位信号的延迟值进行调整，直至第j个待处理ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟。

示例性地，处理器902具体用于在运行存储器901中存储的计算机程序时，执行以下步骤：

对第j个待处理ADC的复位信号的延迟值按照预设单位值逐次增加，直至第j个待处理ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟。

实施例四

基于与前述实施例相同的技术构思，本发明实施例四提供了一种计算机可读存储介质，可以应用于设备中；前述实施例的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个计算机可读存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)或processor(处理器)执行本实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

具体来讲，本实施例中的一种多通道数据的同步采集方法对应的计算机程序指令，可以被存储在光盘，硬盘，U盘等存储介质上，当存储介质中的与一种多通道数据的同步采集方法对应的计算机程序指令被一电子设备读取或被执行时，导致所述至少一个处理器执行本发明前述实施例的任意一种多通道数据的同步采集方法所述的步骤。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本发明的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质(如ROM/RAM、磁碟、光盘)中，包括若干指令用以使得一台终端(可以是手机，计算机，服务器，空调器，或者网络设备等)执行本发明各个实施例所述的方法。

上面结合附图对本发明的实施例进行了描述，但是本发明并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，这些均属于本发明的保护之内。

Claims (10)

1.一种多通道数据的同步采集方法，其特征在于，所述方法包括：

当用于进行多通道数据采集的n个模数转换器ADC的数据发送时钟的相位不完全相同时，生成所述n个ADC的复位信号，所述n个ADC根据接收到的复位信号，对采样时钟重新进行分频产生数据发送时钟；其中，n为大于1的正整数；

在所述n个ADC中，确定出至少一个待处理ADC，所述待处理ADC为：根据自身的复位信号不能够获得相位固定不变的数据发送时钟的ADC；

由m个现场可编程门阵列FPGA中的任意一个FPGA产生复位信号，向n个ADC发送所述复位信号，对每个待处理ADC的复位信号进行延迟处理，使所述n个ADC中的每个ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟，其中，所述延迟处理的延迟值按照预设单位值逐次增加，所述预设单位值是一个固定不变的数值。

2.根据权利要求1所述的方法，其特征在于，所述在所述n个ADC中，确定出至少一个待处理ADC，包括：

根据所述n个ADC中每个ADC的复位信号，对所述每个ADC进行M次复位，获得所述每个ADC的M个数据发送时钟；其中，M为大于1的正整数；

根据所述每个ADC的M个数据发送时钟的相位，在所述n个ADC中，确定出所述至少一个待处理ADC。

3.根据权利要求1所述的方法，其特征在于，所述在所述n个ADC中，确定出至少一个待处理ADC，包括：

当i取1至n，且所述n个ADC中的第i个ADC的复位信号的上升沿或下降沿与自身的采样时钟的所有边沿的时间差不小于预设时间阈值时，确定所述n个ADC中的第i个ADC为待处理ADC。

4.根据权利要求1所述的方法，其特征在于，所述对每个待处理ADC的复位信号进行延迟处理，使所述n个ADC中的每个ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟，包括：

当j取1至d，对所述待处理ADC中的第j个待处理ADC的复位信号设置延迟值；其中，d表示待处理ADC的个数；

根据所述延迟值向所述第j个待处理ADC发送复位信号，当所述第j个待处理ADC不能根据自身的复位信号获得相位固定不变的数据发送时钟时，对所述第j个待处理ADC的复位信号的延迟值进行调整，直至所述第j个待处理ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟。

5.根据权利要求4所述的方法，其特征在于，在所述对所述第j个待处理ADC的复位信号的延迟值进行调整，直至所述第j个待处理ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟，包括：

对所述第j个待处理ADC的复位信号的延迟值按照预设单位值逐次增加，直至所述第j个待处理ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟。

6.一种多通道数据的同步采集设备，其特征在于，所述设备包括：存储器和处理器；其中，

所述存储器用于存储计算机程序；

所述处理器用于在运行所述存储器中存储的计算机程序时，执行以下步骤：

当用于进行多通道数据采集的n个模数转换器ADC的数据发送时钟的相位不完全相同时，生成所述n个ADC的复位信号，所述n个ADC根据接收到的复位信号，对采样时钟重新进行分频产生数据发送时钟；其中，n为大于1的正整数；

在所述n个ADC中，确定出至少一个待处理ADC，所述待处理ADC为：根据自身的复位信号不能够获得相位固定不变的数据发送时钟的ADC；

由m个现场可编程门阵列FPGA中的任意一个FPGA产生复位信号，向n个ADC发送所述复位信号，对每个待处理ADC的复位信号进行延迟处理，使所述n个ADC中的每个ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟，其中，所述延迟处理的延迟值按照预设单位值逐次增加，所述预设单位值是一个固定不变的数值。

7.根据权利要求6所述的设备，其特征在于，所述处理器具体用于在运行所述存储器中存储的计算机程序时，执行以下步骤：

根据所述n个ADC中每个ADC的复位信号，对所述每个ADC进行M次复位，获得所述每个ADC的M个数据发送时钟；其中，M为大于1的正整数；

根据所述每个ADC的M个数据发送时钟的相位，在所述n个ADC中，确定出所述至少一个待处理ADC。

8.根据权利要求6所述的设备，其特征在于，所述处理器具体用于在运行所述存储器中存储的计算机程序时，执行以下步骤：

当i取1至n，且所述n个ADC中的第i个ADC的复位信号的上升沿或下降沿与自身的采样时钟的所有边沿的时间差不小于预设时间阈值时，确定所述n个ADC中的第i个ADC为待处理ADC。

9.根据权利要求6所述的设备，其特征在于，所述处理器具体用于在运行所述存储器中存储的计算机程序时，执行以下步骤：

当j取1至d，对所述待处理ADC中的第j个待处理ADC的复位信号设置延迟值；其中，d表示待处理ADC的个数；

根据所述延迟值向所述第j个待处理ADC发送复位信号，当所述第j个待处理ADC不能根据自身的复位信号获得相位固定不变的数据发送时钟时，对所述第j个待处理ADC的复位信号的延迟值进行调整，直至所述第j个待处理ADC能够根据自身的复位信号获得相位固定不变的数据发送时钟。

10.一种计算机可读存储介质，其特征在于，所述计算机可读存储介质存储有计算机程序，

当所述计算机程序被至少一个处理器执行时，导致所述至少一个处理器执行权利要求1至5任一项所述的方法的步骤。

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