CN102651685B - 信号延迟装置和方法 - Google Patents

Abstract

公开了一种信号延迟装置和方法，信号延迟装置能够将输入信号延迟预定时段，包括：第一同步电路，获得参考时钟同步后的输入信号，作为相对于输入信号被延迟了第一时段的第一同步信号；计算电路，确定第一时段，并根据预定时段和第一时段计算第二和第三时段；第一延迟电路，将第一同步信号延迟第二时段，并输出第一延迟信号；以及第二延迟电路，将第一延迟信号延迟第三时段，获得将输入信号迟延预定时段后的信号。根据本发明，可以结合延迟尺度较大的基于时钟周期的延迟电路和延迟尺度较小的延迟链的优点，同时达到较高的延迟时间精度和较低的实现成本。此外还提出了在延迟过程中对本地参考时钟的校正，进一步提高了精度。

Description

信号延迟装置和方法

技术领域

本发明涉及通信技术领域，具体涉及信号延迟装置和方法。

背景技术

在通信应用中，为了实现信号同步或时间对准，通常需要对信号进行延迟。以基于时分多址(TDMA)的通信系统为例，TDMA是高精度时间同步系统，针对这种系统，中国移动公司开发了称为1PPS+TOD接口的高精度时间同步接口。然而，1PPS+TOD接口规范不是针对所有同步系统的统一接口规范。为了与其他接口(例如GPS，由Broadcom公司专门开发的broadsync接口)兼容，必须进行接口协议转换，而接口转换会带来由于转换处理时间导致的时间等待，这导致在一些情况下，1PPS脉冲不与整数秒的时间点对准，此时应当将1PPS延迟，以使1PPS与整数秒时间点对准。TOD信息可以携带时间偏移，例如，如果TOD值是2.05s，即，1PPS的上升沿是在2.05s，应当将1PPS延迟到3.00s。

已经提出了对1PPS信号进行延迟的一些方法。一种方法是基于本地时钟周期来重新创建1PPS信号，即，由本地或参考时钟对延迟时长进行计数，以延迟原始1PPS信号，得到延迟的1PPS信号。这种方法原理简单，且延迟时间尺度可以较大，但是延迟时间精度不够，一般会存在±一个时钟周期的误差，因为在这种情况下时间精度完全取决于本地参考时钟的频率精度和稳定性。另一种方法是采用可编程延迟链，将1PPS信号传递通过延迟链，同时该延迟链的延迟值可以受到从TOD信息获得的控制字的控制，从而实现所需的延迟。由于延迟链中每个延迟单元延迟值大约可以为150ps，因此可以实现较高的延迟时间精度。此时，延迟分辨率由延迟单元的传播延迟限定，延迟时间尺度较小。但是，如果所需延迟时间较长，则需要大量的延迟单元级联，随着级联级数目增加，延迟时间误差会累积，导致复杂的电路结构和较大的延迟误差。

因此，需要一种信号延迟技术，能够避免现有方法的不足，实现对信号的高精度延迟。

发明内容

根据本发明实施例，提出了一种信号延迟装置，能够将输入信号延迟预定时段，该信号延迟装置包括：

第一同步电路，利用参考时钟信号对输入信号进行同步，并输出同步后的输入信号，作为第一同步信号，所述第一同步信号相对于输入信号被延迟了第一时段；

计算电路，确定第一时段，并根据预定时段和第一时段计算第二和第三时段，其中，第一时段、第二时段与第三时段之和等于预定时段；

第一延迟电路，将第一同步信号延迟第二时段，并输出延迟后的第一同步信号，作为第一延迟信号；以及

第二延迟电路，将第一延迟信号延迟第三时段，获得第二延迟信号，作为将输入信号迟延预定时段后的信号。

根据本发明实施例，信号延迟装置还包括：

校正电路，利用输入信号对参考时钟信号的周期进行校正，并输出校正后的周期，作为校正周期；

其中，计算电路接收从校正电路输出的校正周期，并在计算中利用所述校正周期。

根据本发明实施例，提出了一种信号延迟方法，能够将输入信号延迟预定时段，该信号延迟方法包括如下步骤：

a.利用参考时钟信号对输入信号进行同步，并输出同步后的输入信号作为第一同步信号，所述第一同步信号相对于输入信号被延迟了第一时段；

b.确定第一时段，并根据预定时段和第一时段计算第二时段和第三时段，其中，第一时段、第二时段与第三时段之和等于预定时段；

c.将第一同步信号延迟第二时段，并输出延迟后的第一同步信号，作为第一延迟信号；以及

d.将第一延迟信号延迟第三时段，获得第二延迟信号，作为将输入信号迟延预定时段后的信号。

附图说明

通过下面结合附图说明本发明的优选实施例，将使本发明的上述及其它目的、特征和优点更加清楚，其中：

图1是根据本发明实施例的信号延迟装置的示意框图；

图2是图1所示信号延迟装置中的第一同步电路的示意框图；

图3是图1所示信号延迟装置中的计算电路的示意框图；

图4是根据本发明另一实施例的信号延迟装置的示意框图；

图5是图4所示信号延迟装置中的校正电路的示意框图；

图6是1PPS+TOD时间接口信号的示意图；

图7是说明1PPS信号延迟的原理示意图；

图8是根据本发明实施例的信号延迟装置的具体示例结构图；

图9是本发明实施例的信号延迟装置中采用的双边沿时间数字转换电路；

图10是本发明实施例的信号延迟装置中采用的可编程延迟链；

图11是说明采用1PPS信号对参考时钟进行校正的原理示意图；

图12是根据本发明实施例的校正单元的具体示例结构图；

图13是图11所示校正单元中Syn_Start电路的示例结构图；

图14a和14b分别示出了采用参考时钟信号的下降沿和上升沿对1PPS信号进行采样时的各个相关信号的波形图；

图15是图12所示校正单元中Syn_End电路的示例结构图；

图16a-16d分别示出了采用参考时钟信号的下降沿和上升沿对1PPS_Start和1PPS_End信号进行采样而得到的四种情况下各个相关信号的波形图；

图17是根据本发明实施例的信号延迟方法的示意流程图；以及

图18是根据本发明另一实施例的信号延迟方法中进行参考时钟校正的示意流程图。

具体实施方式

发明人注意到可以将基于本地时钟周期的信号延迟以及采用延迟链的信号延迟结合起来，将信号延迟预定时段。例如，给定预定的延迟时段为Time_Delay，在利用本地时钟信号对要延迟的信号进行同步之后，同步导致的延迟时段为Time_Syn，则可以确定Duration1＝Time_Delay-Time_Syn中包含多少个本地时钟周期。由此，可以首先采用延迟尺度较大的基于本地时钟周期的信号延迟技术，将信号延迟整数个周期T，例如N个周期，N是大于等于1的整数。然后，根据Duration1与N*T之差(一般而言，比一个参考时钟周期短)，采用延迟尺度较小的延迟链，将延迟后的信号再延迟Duration2＝Duration1-N*T，由此，经过同步和两级延迟，就能够得到所需的延迟信号了。这样，可以达到较高的延迟时间精度和较低的实现成本，避免了±一个时钟周期的误差，并且避免了延迟链中过多的延迟单元级联带来的误差。

此外，发明人注意到当要延迟的信号是如1PPS+TOD接口等高精度频率信号时，可以采用这种信号对本地时钟进行频率或周期校正，并在信号延迟期间使用校正的本地时钟周期。这样，即使本地时钟不具有精确的频率或周期，也可以使用这种高精度频率信号来校正本地时钟周期。由此，在利用本地时钟作为参考时钟的典型情况下，避免了时间精度完全取决于本地时钟的频率精度和稳定性这一弊端，进一步提高了延迟时间精度。

以上说明了本发明的基本思想。以下参照附图，对本发明的示例实施例进行详细描述，本发明不限于下述示例实施例。为了清楚描述本发明的基本思想，附图中仅示出了与本发明的技术方案密切相关的部件、功能或步骤，并且以下描述中省略了对已知技术、功能、部件或步骤的具体描述。

在以下描述中，首先对根据本发明实施例的信号延迟装置的示意构成进行说明，然后以1PPS+TOD接口为例，对信号延迟装置的具体示例结构进行描述。但是，本发明实施例不限于这种具体示例，而是可以根据需要，应用于多种信号的延迟和时间对准。

此外，附图中的示意框图和电路结构图中示出了与本发明实施例有关的元素、结构和连接关系，省略了本领域技术人员熟知的元素、结构和连接关系，以清楚显示本发明实施例。

图1是根据本发明实施例的信号延迟装置的示意框图，该信号延迟装置能够将输入信号In_Sig延迟预定时段Delay。如图1所示，该信号延迟装置包括第一同步电路10、计算电路12、第一延迟电路14和第二延迟电路16。

第一同步电路10利用参考时钟信号Ref_Clk对输入信号In_Sig进行同步，并输出同步后的输入信号，作为第一同步信号Syn_Sig1。例如，第一同步信号10可以利用参考时钟信号Ref_Clk的上升沿或下降沿对输入信号In_Sig进行同步，由此得到与参考时钟信号Ref_Clk的上升沿或下降沿同步的信号。取决于第一同步电路10，第一同步信号Syn_Sig1相对于输入信号In_sig被延迟了第一时段T0。这样，第一同步电路10可以是本领域技术人员熟知的任何适合的同步电路。

计算电路12确定第一同步信号Syn_Sig1相对于输入信号In_Sig的延迟，即，第一时段T0，并根据预定时段Delay和第一时段T0计算第二时段T1和第三时段T2。这里，第一时段、第二时段与第三时段之和等于预定时段，即，Delay＝T0+T1+T2。根据本发明实施例，计算电路12可以采用本领域技术人员熟知的任何适合的时间数字转换电路(TDC)来确定第一时段T0。

第一延迟电路14根据计算电路12计算的第二时段T1，将第一同步信号Syn_Sig1延迟第二时段T1，并输出延迟后的第一同步信号，作为第一延迟信号Dly_Sig1。第二延迟电路16根据计算电路12计算的第三时段T2，将第一延迟信号Dly_Sig1延迟第三时段T2，获得第二延迟信号Dly_Sig2，由此将输入信号In_Sig延迟了预定时段Delay。

根据本发明实施例，第一延迟电路14可以是基于参考时钟周期的延迟电路。在本发明实施例中，基于时钟周期的延迟电路可以是本领域技术人员熟知的任何适合的延迟电路。例如，第二时段T1可以是例如参考时钟信号的周期T的整数倍，例如T1＝CNT*T，CNT是大于等于1的整数。第一延迟电路14利用计数器，以参考时钟周期T为间隔进行计数，当达到CNT时，就将信号延迟了T1。

根据本发明实施例，第二延迟电路16可以是延迟链，例如是可编程延迟链。在本发明实施例中，延迟链可以是本领域技术人员熟知的任何适合的延迟链。根据第三时段T2对延迟链进行编程，以将经过第一延迟电路14延迟后的信号进一步延迟T2。

根据本发明实施例，基于公式Delay＝T0+T1+T2，通过第一同步电路10、第一延迟电路14和第二延迟电路16这一路径，信号延迟装置能够将输入信号In_Sig延迟所需的预定时段Delay。计算电路12对第一延迟电路14和第二延迟电路16需要延迟的时段进行计算，并分配给相应的延迟电路。例如，在利用基于时钟周期的延迟电路和延迟链的情况下，可以计算Delay-T0中包含的整数个时钟周期的时长，然后计算不足一个时钟周期的部分的时长。这样，延迟尺度较大、精度较低的基于时钟周期的延迟电路首先将信号延迟整数个时钟周期。然后，对于剩余的不足一个时钟周期的部分，采用延迟尺度较小、精度较高的延迟链将延迟后的信号再延迟。这样，可以同时达到较高的延迟时间精度和较低的实现成本，避免了±一个时钟周期的误差，并且避免了延迟链中过多的延迟单元级联带来的误差。

传统的同步电路一直没有很好地解决亚稳态的问题，亚稳态会造成输出同步结果的随机性，所以同步结果的准确度就会降低。这也是电路测量和同步精度不高的原因之一。如本领域技术人员熟知的，在同步电路中，输入信号作为数据，参考时钟信号作为时钟，只有在两者关系满足同步采样所用的触发器的建立(setup)和保持(hold)时间的要求时，才能确保利用参考时钟信号的上升沿或下降沿进行同步时不会发生亚稳态问题。然而，一般情况下很难满足该要求，这是因为输入信号和参考时钟信号两者频率一般不一致，并且参考时钟一般是本地时钟，与外部输入的输入信号无任何相位信息。如果输入信号到达时间点在采样和同步所用的触发器的亚稳态窗中，则会引起采样不确定性，该不确定性可能伤害频率测量精度。

为了避免上述问题，提出了根据本发明实施例的第一同步电路10，其采用同步状态检测和双边沿采样来避免亚稳态导致的不确定性。图2示出了根据本发明实施例的第一同步电路10的示意框图，第一同步电路10包括第一同步状态检测电路20和第一同步信号获得电路22。第一同步状态检测电路20采用输入信号In_Sig对经过预定相移的参考时钟信号Ref_Clk进行采样，根据采样结果，检测应当使用参考时钟信号的上升沿还是下降沿进行同步，得到指示应当使用参考时钟的上升沿还是下降沿进行同步的第一同步指示信号Syn_Sel1。第一同步信号获得电路22利用参考时钟信号Ref_Clk的上升沿和下降沿对输入信号In_Sig进行同步，并在第一同步指示信号Syn_Sel1指示参考时钟信号Ref_Clk的上升沿时，选择由参考时钟信号Ref_Clk的上升沿进行同步后的输入信号，作为第一同步信号Syn_Sig1，而在第一同步指示信号指示参考时钟信号Ref_Clk的下降沿时，选择由参考时钟信号的下降沿进行同步后的输入信号，作为第一同步信号Syn_Sig1。换言之，根据本发明实施例，第一同步电路10使用输入信号In_Sig来采样经过预定相移(例如，90度)的参考时钟，以确定输入信号In_Sig到达时间与参考时钟信号Ref_Clk的边沿之间的关系。第一同步电路10同时使用Ref_Clk和Ref_Clk的180度反相时钟来采样输入信号In_Sig，并根据所确定的边沿关系，来选择参考时钟信号的上升沿或下降沿同步的信号。这样，即便上升沿发现采样发生了亚稳态，也可以使用下降沿采样的结果，反之亦然。稍后将参考具体示例，详细描述根据本发明实施例的第一同步电路10的示例电路结构。

相应于第一同步电路10采用同步状态检测和双边沿采样，计算电路12在确定第一时段T0时也采用双边沿时间数字转换电路(TDC)，从而进一步避免触发器采样过程中亚稳态问题。如图3所示，示出了图1所示信号延迟装置中的计算电路12的示意框图。计算电路12包括第一、第二和第三时段计算电路30、32和34。如上所述，第一时段计算电路30采用双边沿时间数字转换技术，确定参考时钟信号Ref_Clk的上升沿和下降沿相对于输入信号In_Sig的延迟，并根据第一同步指示信号Syn_Sel1，选择参考时钟信号Ref_Clk的上升沿或下降沿相对于输入信号的延迟In_Sig作为第一时段T0。具体而言，当第一同步指示信号Syn_Sel1指示使用参考时钟信号Ref_Clk的上升沿进行同步时，表明了第一同步信号Syn_Sig1是使用参考时钟信号Ref_Clk的上升沿来同步的，从而第一时段计算电路30选择参考时钟信号Ref_Clk的上升沿相对于输入信号In_Sig的延迟作为第一时段T0。当第一同步指示信号Syn_Sel1指示使用参考时钟信号Ref_Clk的下降沿进行同步时，表明了第一同步信号Syn_Sig1是使用参考时钟信号Ref_Clk的下降沿来同步的，从而第一时段计算电路30选择参考时钟信号Ref_Clk的下降沿相对于输入信号In_Sig的延迟作为第一时段T0。第二时段计算电路32，接收第一时段T0，如下计算第二时段T1：

T1＝FLOOR((Delay-T0)/T)*T，(1)

其中，FLOOR是向下取整运算符。

第三时段计算电路34接收第一时段T0以及第二时段T1，如下计算第三时段T2：

T2＝Delay-(T0+T1)。(2)

第二和第三时段计算电路32、34可以采用本领域技术人员熟知的任何适合的运算电路或计数电路来实现。稍后将参考具体示例，详细描述根据本发明实施例的计算电路12的示例电路结构。

图4是根据本发明另一实施例的信号延迟装置的示意框图。相比于图1所示信号延迟装置，图4的信号延迟装置还包括校正电路40，利用输入信号In_Sig对参考时钟信号Ref_Clk的周期T进行校正，并输出校正后的周期，作为校正周期T_real。计算电路42与图1所示信号延迟装置的计算电路12的不同之处在于，接收从校正电路42输出的校正周期T_real，并在计算中利用该校正周期T_real。具体地，计算电路42的第二时段计算电路如下计算第二时段T1’：

T1’＝FLOOR((Delay-T0)/T_real)*T_real，(3)

其中，FLOOR是向下取整运算符。

第三时段计算电路如下计算第三时段T2’：

T2’＝Delay-(T0+T1’)。(4)

图4的信号延迟装置的其他电路部分与图1所示信号延迟装置的相应电路部分基本相同，在此省略对其的详细描述。

图4所示实施例主要考虑到对本地参考时钟的频率或周期误差的校正，以进一步提高延迟时间精度。如上所述，当要延迟的信号是如1PPS+TOD接口等高精度频率信号时，可以采用这种信号对本地参考时钟进行频率或周期校正，并在信号延迟期间使用校正的参考时钟周期。这样，即使本地参考时钟不具有精确的频率或周期，也可以使用这种高精度频率信号来校正本地参考时钟周期。由此，避免了时间精度完全取决于本地参考时钟的频率精度和稳定性这一弊端，进一步提高了延迟时间精度。

例如，以1PPS+TOD接口信号为例，根据1PPS+TOD定时规范，信号中TOD字段的定时值指示了1PPS的上升沿的精确时间。两个相邻TOD之间的差异(标记为Delta_TOD)指示了1PPS的两个相邻上升沿之间的精确时间，如图11所示。使用参考时钟对1PPS信号采样，并在采样到1PPS的上升沿时启动计数器，而在采样到下一1PPS的上升沿时停止计数器。当采样过程结束时，得到CNT*T的值，CNT表示计数值。考虑到利用参考时钟信号Ref_Clk对1PPS信号的上升沿进行采样而导致的时间延迟T3以及对1PPS信号的下一上升沿进行采样而导致的时间延迟T4，根据Delta_TOD＝CNT*T+T3-T4，可以得到校正周期T_real＝(Delta_TOD-T3+T4)/CNT。由此，延迟过程基于实际测量值T_real，而不是标记的值，从而不仅校正频率偏移，还消除频率随时间或温度的变化导致的频率偏移。

图5示出了图4所示信号延迟装置中的校正电路40的示意框图。校正电路40包括：第二同步电路50，利用参考时钟信号Ref_Clk对输入信号In_Sig进行同步，并输出同步后的输入信号，作为第二同步信号Syn_Sig2；第三同步电路52，利用参考时钟信号Ref_Clk对第二输入信号In_Sig2进行同步，并输出同步后的第二输入信号，作为第三同步信号Syn_Sig3，第二输入信号In_Sig2是将输入信号In_Sig进行预定延迟(例如，Delta_TOD)后的信号；第四时段计算电路54，计算第二同步信号Syn_Sig2相对于输入信号In_Sig的延迟作为第四时段T3；第五时段计算电路56，计算第三同步信号Syn_Sig3相对于第二输入信号In_Sig2的延迟，作为第五时段T4；周期数目获得电路58，响应于第二同步信号Syn_Sig2，开始以参考时钟信号Ref_Clk的周期T为单位，利用计数器进行计数，并且响应于第三同步信号Syn_Sig3，停止计数器的计数，并输出计数器得到的计数值CNT，作为周期数目；以及校正周期计算电路59，利用第二输入信号In_Sig2相对于输入信号In_Sig的预定延迟、第四和第五六时段T3、T4以及周期数目CNT，计算校正周期T_real。

根据本发明实施例，第二输入信号In_Sig2是将输入信号In_Sig进行预定延迟后的信号。为获得第二输入信号In_Sig2，可以采用1转2的闸刀开关电路，将在输入信号In_Sig2送入开关电路。在当前时刻，该开关的输出到第二同步电路50，在下一个时钟周期中，开关的输出到第三同步电路52，由此得到了一前一后的脉冲。该开关电路的控制可以通过本领域技术人员熟知的逻辑来实现。

根据本发明实施例，第二和第三同步电路50、52可以与第一同步电路10相同，第四和第五时段计算电路54、56可以与第一时段计算电路30相同。这样，可以避免触发器采样过程中的亚稳态问题。然而，由于采用了双边沿采样以及双边沿时间数字转换技术，第四和第五时段计算电路54、56分别确定的第四和第五时段T3、T4可能存在如下情况：1)输入信号In_Sig和第二输入信号In_Sig2均是采用参考时钟信号Ref_Clk的上升沿来同步的；2)输入信号In_Sig和第二输入信号In_Sig2均是采用参考时钟信号Ref_Clk的下降沿来同步的；3)输入信号In_Sig是采用参考时钟信号Ref_Clk的上升沿来同步的，而第二输入信号In_Sig2是采用参考时钟信号Ref_Clk的下降沿来同步的；4)输入信号In_Sig是采用参考时钟信号Ref_Clk的下降沿来同步的，而第二输入信号In_Sig2是采用参考时钟信号Ref_Clk的上升沿来同步的。由此，相比于情况1)和2)，在情况3)和4)下，T3和T4之间还进一步相差了半个时钟周期。具体而言，在情况3)下，Delta_TOD＝CNT*T+T3-T4+T/2，在情况4)下，Delta_TOD＝CNT*T+T3-T4-T/2。

因此，根据本发明实施例，校正周期T_real的计算包括三种情况：

在上述情况1)和2)下，

T_real＝(Delta_TOD-T3+T4)/CNT，(5)

在上述情况3)下，

T_real＝(Delta_TOD-T3+T4)/(CNT+0.5)，(6)

在上述情况4)下，

T_real＝(Delta_TOD-T3+T4)/(CNT-0.5)，(7)

稍后将参考具体示例，详细描述根据本发明实施例的校正电路12的示例电路结构。

以上对图1和图4的本发明实施例的信号延迟装置进行了原理上的描述。下面以1PPS+TOD时间接口信号作为输入信号，来具体描述根据本发明实施例的信号延迟装置的典型电路结构。然而，本发明实施例并不限于该示例，而是可以根据需要和应用，用于对现有和将来的任何适合的信号进行延迟。此外，以下描述省略了对本领域技术人员熟知的功能、元件等的详细描述，以突出本发明实施例的相关特征。

图6是1PPS+TOD时间接口信号的示意图。根据现有规范，1PPS+TOD时间接口信号包括两种信号：1PPS信号和串行数据信号。如图所示，1PPS信号每秒1个脉冲，并且1PPS信号的上升沿用作时钟边沿来驱动输出串行数据，这种时钟的上升时间应当小于50ns，并且脉冲宽度应当为20ms～200ms。串行数据信号携带TOD(一天中的时间)消息。TOD消息以一个起始比特(高有效)、一个停止比特(低有效)和8个数据比特传输。缺省传输波特率是9600bps。TOD消息应当在1PPS的上升沿之后1ms再传输，并且应当在从1PPS的上升沿开始500ms内完成传输。由TOD携带的时间指示了1PPS的最晚上升沿的时间。

如上所述，由于必须进行接口协议转换，接口转换会带来由于转换处理时间导致的时间等待，这导致在一些情况下，1PPS脉冲不与整数秒的时间点对准，此时应当将1PPS延迟，以使1PPS与整数秒时间点对准。TOD信息可以携带时间偏移，例如，如果TOD值是2.05s，即，1PPS的上升沿是在2.05s，应当将1PPS延迟到3.00s。图7示出了1PPS信号延迟的原理示意图。如图所示，Ref_ClK是本地参考时钟，用于对时间周期进行计数。Original_1PPS是原始1PPS信号，未与整数秒对齐。根据TOD值，可以得到由Delay标记的延迟值。Delay分为3个部分：T0，T1＝CNT*T，T2。

根据本发明实施例，通过同步电路对信号Original_1PPS进行同步，同步造成的时间延迟为T0。然后采用基于参考时钟周期的延迟电路对同步后的信号Syn延迟CNT个时钟周期，即T1，得到Temp_1PPS。最后，采用可编程延迟链，将Temp_1PPS再延迟T2，由此得到1PPS_Delay。

图8示出了根据本发明实施例的信号延迟装置的具体示例电路结构，结合图1-3，可以看出，第一同步状态检测电路20实现为移相器Shift_90和其右侧的第一寄存器组。移相器Shift_90接收参考时钟信号Ref_Clk并将其移相90度。第一寄存器组包括串联的第一、第二和第三寄存器，第一寄存器的时钟输入端接收输入信号1PPS，数据输入端接收来自移相器的移相后的参考时钟信号Ref_Clk_90，输出端连接至第二寄存器的数据输入端。第二寄存器的时钟输入端接收反相的参考时钟信号Ref_Clk_180，输出端连接至第三寄存器的数据输入端，第三寄存器的时钟输入端接收参考时钟信号Ref_Clk，输出端输出第一同步指示信号Clk_Sel。第一同步信号获得电路22实现为双边沿寄存器电路和多路选择器。双边沿寄存器电路包括并联的第二和第三寄存器组，第二寄存器组包括串联的第四和第五寄存器，其中，第四和第五寄存器的时钟输入端均接收参考时钟信号Ref_Clk，第四寄存器的数据输入端接收输入信号1PPS，输出端连接至第五寄存器的数据输入端，第五寄存器的输出端连接至多路选择器的选择输入端之一。第三寄存器组包括串联的第六和第七寄存器，其中，第六寄存器的时钟输入端接收反相的参考时钟信号Ref_Clk_180，第六寄存器的数据输入端接收输入信号1PPS，输出端连接至第七寄存器的数据输入端，第七寄存器的时钟输入端接收参考时钟信号Ref_Clk，输出端连接至多路选择器的另一选择输入端。多路选择器的选择控制端接收来自第一同步状态检测电路20的第一同步指示信号Clk_Sel，输出端输出第一同步信号Syn。稍后将参照校正电路中使用的相同的同步电路，对同步电路的工作过程进行详细描述。

第一时段计算电路30实现为双边沿时间数字转换电路和多路选择器MUX，双边沿时间数字转换电路接收参考时钟信号Ref_Clk和输入信号1PPS，并输出双边沿采样后确定的两种第一时段T0_0和T0_180至多路选择器的数据输入段。多路选择器MUX的选择控制端接收来自第一同步状态检测电路20的第一同步指示信号Clk_Sel，输出端输出根据Clk_Sel选择的第一时段T0。具体而言，T0_0指示从1PPS的上升沿到Ref_Clk的上升沿的时间差，T0_180指示从1PPS的上升沿到Ref_Clk的下降沿的时间差。根据Clk_Sel选择两个时间值之一作为T0。

图9示出了图8中双边沿时间数字转换电路的示例电路结构。如图所示，双边沿时间数字转换电路包括第一和第二寄存器组以及中间的延迟链。第一寄存器组和第二寄存器组中每一组包括并联的n个寄存器，延迟链包括串联的n-1个延迟单元，n是大于等于1的整数。n是可以根据应用需求来设置的。第一寄存器组和第二寄存器组中每一个寄存器的输出端连接至多路选择器的选择输入端之一，第一寄存器组中第一个寄存器的时钟输入端接收参考时钟信号Ref_Clk，数据输入端接收输入信号1PPS，第二寄存器组中第一个寄存器的时钟输入端接收反相的参考时钟信号Ref_Clk_180，数据输入端接收输入信号1PPS，延迟链的第一个延迟单元的输入端接收输入信号1PPS。第一寄存器组和第二寄存器组的每一组中，第m个寄存器的数据输入端连接至延迟链的第m-1个延迟单元的输出端，m为大于1且小于等于n的整数。多路选择器的选择控制端接收来自第一同步电路的第一同步指示信号Clk_Sel，输出端连接至计算引擎(第二和第三时段计算电路实现为计算引擎)。参照图9的双边沿TDC电路，1PPS信号传播通过延迟链，同时利用第一和第二寄存器组，在本地参考时钟的下降沿和上升沿对1PPS采样。根据第一同步指示信号Clk_Sel，MUX选择一个寄存器组的输出作为输出结果。例如，如果延迟链具有8个延迟单元，每个延迟单元的延迟值是Dps，则当输出寄存器第一次翻转时输出组寄存器是11110000。这表示TDC电路得到的时间值是5*Dps，即，T0＝5*Dps。

第二和第三时段计算电路实现为计算引擎，计算引擎用于利用上述公式(1)和(2)计算T1和T2，并分别输出给基于参考时钟周期的延迟电路和可编程延迟链。基于参考时钟周期的延迟电路(即，第一延迟电路14)可以采用计数器来实现，以参考时钟周期T为间隔进行计数，将信号延迟了T1，得到Temp_1PPS。

图10示出了图8中可编程延迟链的示例电路结构，包括延迟链和多路选择器MUX。根据T2来得到延迟控制字，并将延迟控制字提供给多路选择器MUX的选择输入端。延迟链中串联的每个延迟单元的输出连接至多路选择器MUX的数据输入端。信号Temp_1PPS传播通过延迟链，并根据延迟控制字进行选择，得到延迟后的信号1PPS_Delay。

以下参照图11-16对根据本发明实施例的校正电路40的示例电路结构进行描述。

图11是说明采用1PPS信号对参考时钟进行校正的原理示意图。如上所述，根据1PPS+TOD定时规范，信号中TOD字段的定时值指示了1PPS的上升沿的精确时间。两个相邻TOD之间的差异Delta_TOD指示了1PPS的两个相邻上升沿之间的精确时间，Delta_TOD＝TOD1-TOD2。因此，使用参考时钟Ref_Clk对1PPS信号采样，并在采样到1PPS的上升沿时启动计数器，而在采样到下一1PPS的上升沿时停止计数器。当采样过程结束时，得到CNT*T的值，CNT表示计数值。在一般情况下，考虑利用参考时钟信号Ref_Clk对1PPS信号的上升沿进行采样而导致的时间延迟T3以及对1PPS信号的下一上升沿进行采样而导致的时间延迟T4，得到Delta_TOD＝CNT*T+T3-T4。然而，根据本发明实施例，由于采用了双边沿同步技术，T3和T4之间可能还进一步相差半个时钟周期。对此，稍后将结合具体电路结构和波形图进行详细描述。

图12示出了根据本发明实施例的校正单元40的示例电路结构图，其中Sync_Start、Sync_End、TDC1和TDC2分别对应于第二同步电路50、第三同步电路52、第四时段计算电路54和第五时段计算电路56。计数器Count及其下面的寄存器构成了周期数目获得电路58，校正周期计算引擎构成了校正周期计算电路59。此外，1PPS_Start和1PPS_End分别对应于输入信号In_Sig和第二输入信号In_Sig2。

信号1PPS_Start和Ref_Clk输入电路Sync_Start，经过双边沿同步之后，输出同步信号Cnt_enable、以及指示了用参考时钟的上升沿还是下降沿进行同步的同步指示信号Start_sel，其中，Cnt_enable还表示已采样到1PPS_Start的上升沿，可以进行计数了。响应于该信号Cnt_enable，计数器Count开始计数，其计数值输入到寄存器。TDC1接收信号1PPS_Start和Ref_Clk，针对信号1PPS_Start进行双边沿时间数字转换。TDC1的结构和功能与图9所示的相同，在此不再详细描述。TDC1的两个输出T3_180和T3_0输入到多路选择器的数据输入端，多路选择器的选择输入端接收同步指示信号Start_sel，据此选择T3_180和T3_0之一作为T3。

图13示出了图11所示校正单元中Syn_Start电路的示例电路结构，图14a和14b分别示出了采用参考时钟信号的下降沿和上升沿对1PPS信号进行采样时的各个相关信号的波形图。

如图13所示，Syn_Start电路的结构与上述参照图8所述的同步电路的结构完全相同。移相器Shift_90和其右侧的第一寄存器组Reg_E、Reg_F和Reg_G构成了同步状态检测电路。移相器Shift_90接收参考时钟信号Ref_Clk并将其移相90度。第一寄存器组包括串联的第一、第二和第三寄存器Reg_E、Reg_F和Reg_G，第一寄存器Reg_E的时钟输入端接收输入信号1PPS_Start，数据输入端接收来自移相器的移相后的参考时钟信号Ref_Clk_90，输出端连接至第二寄存器Reg_F的数据输入端。第二寄存器Reg_F的时钟输入端接收反相的参考时钟信号Ref_Clk_180，输出端连接至第三寄存器Reg_G的数据输入端，第三寄存器的时钟输入端接收参考时钟信号Ref_Clk，输出端输出同步指示信号Start_Sel。双边沿寄存器电路和多路选择器构成了同步信号获得电路。双边沿寄存器电路包括并联的第二和第三寄存器组，第二寄存器组包括串联的第四和第五寄存器Reg_A、Reg_B，其中，第四和第五寄存器Reg_A、Reg_B的时钟输入端均接收参考时钟信号Ref_Clk，第四寄存器Reg_A的数据输入端接收输入信号1PPS_Start，输出端连接至第五寄存器Reg_B的数据输入端，第五寄存器的输出端连接至多路选择器的选择输入端之一。第三寄存器组包括串联的第六和第七寄存器Reg_C、Reg_D，其中，第六寄存器Reg_C的时钟输入端接收反相的参考时钟信号Ref_Clk_180，第六寄存器的数据输入端接收输入信号1PPS_Start，输出端连接至第七寄存器Reg_D的数据输入端，第七寄存器的时钟输入端接收参考时钟信号Ref_Clk，输出端连接至多路选择器的另一选择输入端。多路选择器的选择控制端接收来自Reg_G的输出Start_Sel，根据Start_Sel来选择Reg_B和Reg_D的输出之一，作为从输出端输出的同步信号Cnt_enable。

参照图14a和14b，使用1PPS_Start信号来采样90度相移的参考时钟信号Ref_Clk_90，以确定1PPS_Start到达时间与参考时钟信号Ref_Clk上升沿之间的关系。如图14a所示，当Reg_E/Q为0时，即，Start_Sel为0，表示使用Ref_ClK的下降沿采样1PPS_Start，此时选择Reg_D的输出作为Cnt_enable；当Reg_E/Q为1时，即，Start_Sel为1，表示使用Ref_ClK的上升沿采样1PPS_Start，此时选择Reg_B的输出作为Cnt_enable。这里注意，Reg_E也可以是亚稳态，因为1PPS_Start到达时间与90度相移的参考时钟信号Ref_Clk_90异步。然而，由于采用双边沿寄存器组来同步1PPS_Start，避免了亚稳态的发生，从而Reg_E的采样不确定性不会对功能和测量精度产生影响。

以上描述了有关1PPS_Start信号的处理。对于1PPS_End信号，采用与1PPS_Start信号类似的处理，即，Sync_End电路和TDC2与Sync_Start电路和TDC1的功能和结构类似，唯一不同之处在于，Sync_End电路的输出端部分还包括单脉冲发生器，如图15所示。可以看出，Sync_End电路前面部分的结构与Sync_Start电路的完全一致，仅仅在多路选择器之后还添加了单脉冲发生器。单脉冲发生器由寄存器和与门构成，其中，寄存器的数据输入端连接至多路选择器的输出端，时钟输入端接收参考时钟信号Ref_Clk，反相输出端连接至与门输入端之一，与门的另一输入端连接至多路选择器的输出端。这样，输出端输出的信号Sample_enable为单脉冲信号，该单脉冲信号输出至周期数据获得电路的寄存器的使能端(见图12)，表示检测到了1PPS_End信号的上升沿，应当停止计数器的计数了。此时，将得到的计数值CNT从寄存器的输出端Q输出至校正周期计算引擎，后者根据Start_Sel和End_Sel，利用T3、CNT和T4来计算校正周期T_real。

图16a-16d分别示出了采用参考时钟信号Ref_Clk的下降沿和上升沿对1PPS_Start和1PPS_End信号进行采样而得到的四种情况下各个相关信号的波形图。图16a示出了对于1PPS_Start和1PPS_End，Ref_ClK_90＝0的情况，即，1PPS_Start和1PPS_End采样到的Ref_ClK_90均为低电平。可以看出，在1PPS_Start和1PPS_End的上升沿之后，在Ref_Clk的下降沿检测到1PPS_Start和1PPS_End，即1PPS_Start和1PPS_End均是用参考时钟信号Ref_Clk的下降沿来同步的。在这种情况下，T3＝t0，T4＝t1，Delta_TOD＝CNT*T_real+t0-t1，从而可以采用上述公式(5)来计算T_real。

图16b示出了对于1PPS_Start和1PPS_End，Ref_Clk_90＝1的情况，即，1PPS_Start和1PPS_End采样到的Ref_Clk_90均为高电平。可以看出，在1PPS_Start和1PPS_End的上升沿之后，在Ref_Clk的上升沿检测到1PPS_Start和1PPS_End，即1PPS_Start和1PPS_End均是用参考时钟信号Ref_Clk的上升沿来同步的。在这种情况下，T3＝t0，T4＝t1，Delta_TOD＝CNT*T_real+t0-t1，从而可以采用上述公式(5)来计算T_real。

图16c示出了对于1PPS_Start，Ref_Clk90＝1，而对于1PPS_End，Ref_Clk_90＝0的情况，可以看出，在1PPS_Start的上升沿之后，在Ref_Clk的上升沿检测到1PPS_Start，而在1PPS_End的上升沿之后，在Ref_Clk的下降沿检测到1PPS_End。即，1PPS_Start是用参考时钟信号Ref_Clk的上升沿来同步的，而1PPS_End是用参考时钟信号Ref_Clk的下降沿来同步的。此时，T3＝t0，T4＝t1，Delta_TOD＝CNT*T_real+t0-t1+T/2，从而可以采用上述公式(6)来计算T_real。

图16d示出了对于1PPS_Start，Ref_CLK_90＝0，而对于1PPS_End，Ref_Clk_90＝1的情况，可以看出，在1PPS_Start的上升沿之后，在Ref_Clk的下降沿检测到1PPS_Start，而在1PPS_End的上升沿之后，在Ref_Clk的上升沿检测到1PPS_End。即，1PPS_Start是用参考时钟信号Ref_Clk的下降沿来同步的，而1PPS_End是用参考时钟信号Ref_Clk的上升沿来同步的。此时，T3＝t0，T4＝t1，Delta_TOD＝CNT*T_real+t0-t1-T/2，从而可以采用上述公式(7)来计算T_real。

由此计算出的T_real可以提供给图1所示计算电路12，或更具体地，提供给图3所示第二时段计算电路32，以参照上述公式(3)和(4)来计算第二时段T1和第三时段T2。由于T_real是经过校正的参考时钟周期，因此避免了本地参考时钟自身的频率偏移以及由于温度等外界因素导致的频率偏移，进一步提高了时间计算精度和延迟精度。

以上采用1PPS信号作为输入信号，对根据本发明实施例的信号延迟装置及其示例电路结构进行了详细描述。然而，本领域技术人员可以理解，本发明不限于上述具体示例。

下面参照图17和18对根据本发明实施例的信号延迟方法进行描述。图17示出了根据本发明实施例的信号延迟方法的流程图。方法170包括：步骤S171，利用参考时钟信号对输入信号进行同步，并输出同步后的输入信号作为第一同步信号，所述第一同步信号相对于输入信号被延迟了第一时段；步骤S172，确定第一时段，并根据预定时段和第一时段计算第二时段和第三时段，其中，第一时段、第二时段与第三时段之和等于预定时段；步骤S173，将第一同步信号延迟第二时段，并输出延迟后的第一同步信号，作为第一延迟信号；以及步骤S174，将第一延迟信号延迟第三时段，获得第二延迟信号，作为将输入信号迟延预定时段后的信号。

根据本发明实施例，在步骤S171中，采用输入信号对经过预定相移的参考时钟信号进行采样，根据采样结果，检测应当使用参考时钟信号的上升沿还是下降沿进行同步，得到指示应当使用参考时钟的上升沿还是下降沿进行同步的第一同步指示信号；以及利用参考时钟信号的上升沿和下降沿对输入信号进行同步，并在第一同步指示信号指示参考时钟信号的上升沿时，选择由参考时钟信号的上升沿进行同步后的输入信号，作为第一同步信号，而在第一同步指示信号指示参考时钟信号的下降沿时，选择由参考时钟信号的上升沿进行同步后的输入信号，作为第一同步信号。

根据本发明实施例，在步骤S172中，确定参考时钟信号的上升沿和下降沿相对于输入信号的延迟，并根据第一同步指示信号，选择参考时钟信号的上升沿或下降沿相对于输入信号的延迟作为第一时段T0，并且根据公式(1)和(2)计算第二时段T1和第三时段T2。

根据本发明实施例，在步骤S173中，利用基于参考时钟周期的延迟电路将第一同步信号延迟第二时段。

根据本发明实施例，在步骤S174中，利用可编程延迟链将第二延迟信号延迟第三时段。

根据本发明实施例，方法170还可以包括校正步骤，在该步骤中利用输入信号对参考时钟信号的周期进行校正，并输出校正后的周期，作为校正周期T_real。由此，在步骤S172中，采用公式(3)和(4)计算第二时段T1’和第三时段T2’。

图18示出了根据本发明实施例的校正步骤的流程图，如图所示，流程180包括：步骤S181，利用参考时钟信号对输入信号进行同步，并输出同步后的输入信号，作为第二同步信号；步骤S182，利用参考时钟信号对第二输入信号进行同步，并输出同步后的第二输入信号，作为第三同步信号，所述第二输入信号是将输入信号进行预定迟延后的信号；步骤S183，计算第二同步信号相对于输入信号的延迟作为第四时段；步骤S184，计算第三同步信号相对于第二输入信号的延迟，作为第五时段；步骤S185，响应于在步骤S181得到的第二同步信号，开始以参考时钟信号的周期为单位，利用计数器进行计数，并且响应于在步骤S182得到的第三同步信号，停止计数器的计数，并输出计数器得到的计数值，作为周期数目；步骤S186，利用第二输入信号相对于输入信号的预定延迟、第四和第五时段以及周期数目，计算校正周期。

根据本发明实施例，在步骤S181中，采用输入信号对经过预定相移的参考时钟信号进行采样，根据采样结果，检测应当使用参考时钟信号的上升沿还是下降沿进行同步，并输出指示应当使用参考时钟的上升沿还是下降沿的第二同步指示信号；以及利用参考时钟信号的上升沿和下降沿对输入信号进行同步，并在第二同步指示信号指示参考时钟信号的上升沿时，选择由参考时钟信号的上升沿同步的输入信号，作为第二同步信号，而在第二同步指示信号指示参考时钟信号的下降沿时，选择由参考时钟信号的上升沿同步的输入信号，作为第二同步信号。此时，在步骤S183中，确定参考时钟信号的上升沿和下降沿相对于输入信号的延迟，并根据第二同步指示信号，选择参考时钟信号的上升沿或下降沿相对于输入信号的延迟，作为第四时段。

根据本发明实施例，在步骤S182中，采用第二输入信号对经过预定相移的参考时钟信号进行采样，根据采样结果，检测应当使用参考时钟信号的上升沿还是下降沿进行同步，并输出指示应当使用参考时钟的上升沿还是下降沿的第三同步指示信号；利用参考时钟信号的上升沿和下降沿对第二输入信号进行同步，并在第三同步指示信号指示参考时钟信号的上升沿时，选择由参考时钟信号的上升沿同步的第二输入信号，作为第三同步信号，而在第三同步指示信号指示参考时钟信号的下降沿时，选择由参考时钟信号的上升沿同步的第二输入信号，作为第三同步信号。此时，在步骤S184中，确定参考时钟信号的上升沿和下降沿相对于第二输入信号的延迟，并根据第三同步指示信号，选择参考时钟信号的上升沿或下降沿相对于第二输入信号的延迟，作为第五时段。

在步骤S186中，根据第二和第三同步指示信号的指示，分别采用上述公式(5)-(7)来计算校正周期T_real。

以上方法流程虽然顺序地示出了各个步骤，但是本领域技术人员可以理解，某些步骤是可以并行执行或者可以交换执行的顺序的。本发明的信号延迟方法不限于这里示出的具体方法流程。

以上描述了根据本发明优选实施例的信号延迟装置和方法。在以上的描述中，仅以示例的方式，示出了本发明的优选实施例，但并不意味着本发明局限于上述步骤和单元结构。在可能的情形下，可以根据需要对步骤和单元进行调整、取舍和组合。此外，某些步骤和单元并非实施本发明的总体发明思想所必需的元素。因此，本发明所必需的技术特征仅受限于能够实现本发明的总体发明思想的最低要求，而不受以上具体实例的限制。

至此已经结合优选实施例对本发明进行了描述。应该理解，本领域技术人员在不脱离本发明的精神和范围的情况下，可以进行各种其它的改变、替换和添加。因此，本发明的范围不局限于上述特定实施例，而应由所附权利要求所限定。

Claims (24)

1.一种信号延迟装置，能够将输入信号延迟预定时段，该信号延迟装置包括：

第一同步电路，利用参考时钟信号对输入信号进行同步，并输出同步后的输入信号，作为第一同步信号，所述第一同步信号相对于输入信号被延迟了第一时段；

计算电路，确定第一时段，并根据预定时段和第一时段计算第二和第三时段，其中，第一时段、第二时段与第三时段之和等于预定时段；

第一延迟电路，将第一同步信号延迟第二时段，并输出延迟后的第一同步信号，作为第一延迟信号；以及

第二延迟电路，将第一延迟信号延迟第三时段，获得第二延迟信号，作为将输入信号迟延预定时段后的信号；

其中所述信号延迟装置还包括：校正电路，利用输入信号对参考时钟信号的周期进行校正，并输出校正后的周期，作为校正周期；

所述校正电路包括：

第二同步电路，利用参考时钟信号对输入信号进行同步，并输出同步后的输入信号，作为第二同步信号；

第三同步电路，利用参考时钟信号对第二输入信号进行同步，并输出同步后的第二输入信号，作为第三同步信号，所述第二输入信号是将输入信号进行预定延迟后的信号；

第四时段计算电路，计算第二同步信号相对于输入信号的延迟作为第四时段；

第五时段计算电路，计算第三同步信号相对于第二输入信号的延迟，作为第五时段；

周期数目获得电路，响应于第二同步信号，开始以参考时钟信号的周期为单位，利用计数器进行计数，并且响应于第三同步信号，停止计数器的计数，并输出计数器得到的计数值，作为周期数目；以及

校正周期计算电路，利用第二输入信号相对于输入信号的预定延迟、第四和第五时段以及周期数目，计算校正周期。

2.根据权利要求1所述的信号延迟装置，其中，第一同步电路包括：

第一同步状态检测电路，采用输入信号对经过预定相移的参考时钟信号进行采样，根据采样结果，检测应当使用参考时钟信号的上升沿还是下降沿进行同步，得到指示应当使用参考时钟的上升沿还是下降沿进行同步的第一同步指示信号；以及

第一同步信号获得电路，利用参考时钟信号的上升沿和下降沿对输入信号进行同步，并在第一同步指示信号指示参考时钟信号的上升沿时，选择由参考时钟信号的上升沿进行同步后的输入信号，作为第一同步信号，而在第一同步指示信号指示参考时钟信号的下降沿时，选择由参考时钟信号的下降沿进行同步后的输入信号，作为第一同步信号。

3.根据权利要求2所述的信号延迟装置，其中，第一同步状态检测电路包括移相器和第一寄存器组，

移相器接收参考时钟信号并将其移相90度，

第一寄存器组包括串联的第一、第二和第三寄存器，

第一寄存器的时钟输入端接收输入信号，数据输入端接收来自移相器的移相后的参考时钟信号，输出端连接至第二寄存器的数据输入端，

第二寄存器的时钟输入端接收反相的参考时钟信号，输出端连接至第三寄存器的数据输入端，

第三寄存器的时钟输入端接收参考时钟信号，输出端输出所述第一同步指示信号。

4.根据权利要求2所述的信号延迟装置，其中，第一同步信号获得电路包括双边沿寄存器电路和多路选择器，

双边沿寄存器电路包括并联的第二和第三寄存器组，

第二寄存器组包括串联的第四和第五寄存器，其中，第四和第五寄存器的时钟输入端均接收参考时钟信号，第四寄存器的数据输入端接收输入信号，输出端连接至第五寄存器的数据输入端，第五寄存器的输出端连接至多路选择器的选择输入端之一；

第三寄存器组包括串联的第六和第七寄存器，其中，第六寄存器的时钟输入端接收反相的参考时钟信号，第六寄存器的数据输入端接收输入信号，输出端连接至第七寄存器的数据输入端，第七寄存器的时钟输入端接收参考时钟信号，输出端连接至多路选择器的另一选择输入端；

多路选择器的选择控制端接收来自第一同步状态检测电路的第一同步指示信号，输出端输出第一同步信号。

5.根据权利要求2所述的信号延迟装置，其中，计算电路包括：

第一时段计算电路，确定参考时钟信号的上升沿和下降沿相对于输入信号的延迟，并根据第一同步指示信号，选择参考时钟信号的上升沿或下降沿相对于输入信号的延迟作为第一时段；

第二时段计算电路，接收第一时段，如下计算第二时段T1：

T1＝FLOOR((Delay-T0)/T)*T，

其中，FLOOR是向下取整运算符，Delay表示所述预定时段，T0表示第一时段，T表示参考时钟信号的周期；

第三时段计算电路，接收第一时段以及第二时段，如下计算第三时段T2：

T2＝Delay-(T0+T1)。

6.根据权利要求1所述的信号延迟装置，其中，第一延迟电路包括基于参考时钟周期的延迟电路，以将第一同步信号延迟第二时段。

7.根据权利要求1所述的信号延迟装置，其中，第二延迟电路包括可编程延迟链，根据第三时段对延迟链进行编程，并通过编程后的延迟链将第二延迟信号延迟第三时段。

8.根据权利要求5所述的信号延迟装置，其中，第一时段计算电路包括双边沿时间数字转换电路和多路选择器，

双边沿时间数字转换电路包括第一和第二寄存器组以及延迟链，

第一寄存器组和第二寄存器组中每一组包括并联的n个寄存器，延迟链包括串联的n-1个延迟单元，n是大于等于1的整数，

第一寄存器组和第二寄存器组中每一个寄存器的输出端连接至多路选择器的选择输入端之一，

第一寄存器组中第一个寄存器的时钟输入端接收参考时钟信号，数据输入端接收输入信号，第二寄存器组中第一个寄存器的时钟输入端接收反相的参考时钟信号，数据输入端接收输入信号，延迟链的第一个延迟单元的输入端接收输入信号，

第一寄存器组和第二寄存器组的每一组中，第m个寄存器的数据输入端连接至延迟链的第m-1个延迟单元的输出端，m为大于1且小于等于n的整数；

多路选择器的选择控制端接收来自第一同步电路的第一同步指示信号，输出端连接至第二和第三时段计算电路。

9.根据权利要求5所述的信号延迟装置，其中，计算电路接收从校正电路输出的校正周期，并在计算中利用所述校正周期。

10.根据权利要求9所述的信号延迟装置，其中，

第二时段计算电路如下计算第二时段T1’：

T1’＝FLOOR((Delay-T0)/T_real)*T_real，

第三时段计算电路如下计算第三时段T2’：

T2’＝Delay-(T0+T1’)，

其中，FLOOR是向下取整运算符，Delay表示所述预定时段，T0表示第一时段，T_real表示所述校正周期。

11.根据权利要求1所述的信号延迟装置，其中，第二同步电路包括：

第二同步状态检测电路，采用输入信号对经过预定相移的参考时钟信号进行采样，根据采样结果，检测应当使用参考时钟信号的上升沿还是下降沿进行同步，并输出指示应当使用参考时钟的上升沿还是下降沿的第二同步指示信号；以及

第二同步信号获得电路，利用参考时钟信号的上升沿和下降沿对输入信号进行同步，并在第一同步指示信号指示参考时钟信号的上升沿时，选择由参考时钟信号的上升沿进行同步后的输入信号，作为第一同步信号，而在第一同步指示信号指示参考时钟信号的下降沿时，选择由参考时钟信号的上升沿进行同步后的输入信号，作为第一同步信号；

其中，第四时段计算电路确定参考时钟信号的上升沿和下降沿相对于输入信号的延迟，并根据第二同步指示信号，选择参考时钟信号的上升沿或下降沿相对于输入信号的延迟，作为第四时段。

12.根据权利要求1所述的信号延迟装置，其中，第三同步电路包括：

第三同步状态检测电路，采用第二输入信号对经过预定相移的参考时钟信号进行采样，根据采样结果，检测应当使用参考时钟信号的上升沿还是下降沿进行同步，并输出指示应当使用参考时钟的上升沿还是下降沿的第三同步指示信号；以及

第三同步信号获得电路，利用参考时钟信号的上升沿和下降沿对第二输入信号进行同步，并在第三同步指示信号指示参考时钟信号的上升沿时，选择由参考时钟信号的上升沿同步的第二输入信号，作为第三同步信号，而在第三同步指示信号指示参考时钟信号的下降沿时，选择由参考时钟信号的上升沿同步的第二输入信号，作为第三同步信号；

其中，第五时段计算电路确定参考时钟信号的上升沿和下降沿相对于第二输入信号的延迟，并根据第三同步指示信号，选择参考时钟信号的上升沿或下降沿相对于第二输入信号的延迟，作为第五时段。

13.一种信号延迟方法，能够将输入信号延迟预定时段，该信号延迟方法包括如下步骤：

a.利用参考时钟信号对输入信号进行同步，并输出同步后的输入信号作为第一同步信号，所述第一同步信号相对于输入信号被延迟了第一时段；

b.确定第一时段，并根据预定时段和第一时段计算第二时段和第三时段，其中，第一时段、第二时段与第三时段之和等于预定时段；

c.将第一同步信号延迟第二时段，并输出延迟后的第一同步信号，作为第一延迟信号；以及

d.将第一延迟信号延迟第三时段，获得第二延迟信号，作为将输入信号迟延预定时段后的信号；

其中，所述信号延迟方法还包括如下步骤：

e.利用输入信号对参考时钟信号的周期进行校正，并输出校正后的周期，作为校正周期；

其中，步骤e包括：

f.利用参考时钟信号对输入信号进行同步，并输出同步后的输入信号，作为第二同步信号；

g.利用参考时钟信号对第二输入信号进行同步，并输出同步后的第二输入信号，作为第三同步信号，所述第二输入信号是将输入信号进行预定迟延后的信号；

h.计算第二同步信号相对于输入信号的延迟作为第四时段；

i.计算第三同步信号相对于第二输入信号的延迟，作为第五时段；

j.响应于在步骤f得到的第二同步信号，开始以参考时钟信号的周期为单位，利用计数器进行计数，并且响应于在步骤g得到的第三同步信号，停止计数器的计数，并输出计数器得到的计数值，作为周期数目；以及

k.利用第二输入信号相对于输入信号的预定延迟、第四和第五时段以及周期数目，计算校正周期。

14.根据权利要求13所述的信号延迟方法，其中，在步骤a中，

采用输入信号对经过预定相移的参考时钟信号进行采样，根据采样结果，检测应当使用参考时钟信号的上升沿还是下降沿进行同步，得到指示应当使用参考时钟的上升沿还是下降沿进行同步的第一同步指示信号，

利用参考时钟信号的上升沿和下降沿对输入信号进行同步，并在第一同步指示信号指示参考时钟信号的上升沿时，选择由参考时钟信号的上升沿进行同步后的输入信号，作为第一同步信号，而在第一同步指示信号指示参考时钟信号的下降沿时，选择由参考时钟信号的上升沿进行同步后的输入信号，作为第一同步信号。

15.根据权利要求13所述的信号延迟方法，其中，在步骤b中，确定参考时钟信号的上升沿和下降沿相对于输入信号的延迟，并根据第一同步指示信号，选择参考时钟信号的上升沿或下降沿相对于输入信号的延迟作为第一时段T0，并且如下计算第二时段T1和第三时段T2：

T1＝FLOOR((Delay-T0)/T)*T，T2＝Delay-(T0+T1)

其中，FLOOR是向下取整运算符，Delay表示所述预定时段，T表示参考时钟信号的周期。

16.根据权利要求13所述的信号延迟方法，其中，在步骤c中，利用基于参考时钟周期的延迟电路将第一同步信号延迟第二时段。

17.根据权利要求13所述的信号延迟方法，其中，在步骤d中，利用可编程延迟链将第二延迟信号延迟第三时段。

18.根据权利要求15所述的信号延迟方法，其中，在步骤b中，在计算中利用在步骤e计算的校正周期。

19.根据权利要求18所述的信号延迟方法，其中，在步骤b中，如下计算第二时段T1’和第三时段T2’：

T1’＝FLOOR((Delay-T0)/T_real)*T_real，T2’＝Delay-(T0+T1’)

其中，FLOOR是向下取整运算符，Delay表示所述预定时段，T0表示第一时段，T_real表示校正周期。

20.根据权利要求13所述的信号延迟方法，其中，在步骤f中，

采用输入信号对经过预定相移的参考时钟信号进行采样，根据采样结果，检测应当使用参考时钟信号的上升沿还是下降沿进行同步，并输出指示应当使用参考时钟的上升沿还是下降沿的第二同步指示信号，

利用参考时钟信号的上升沿和下降沿对输入信号进行同步，并在第二同步指示信号指示参考时钟信号的上升沿时，选择由参考时钟信号的上升沿同步的输入信号，作为第二同步信号，而在第二同步指示信号指示参考时钟信号的下降沿时，选择由参考时钟信号的上升沿同步的输入信号，作为第二同步信号；

在步骤h中，确定参考时钟信号的上升沿和下降沿相对于输入信号的延迟，并根据第二同步指示信号，选择参考时钟信号的上升沿或下降沿相对于输入信号的延迟，作为第四时段。

21.根据权利要求20所述的信号延迟方法，其中，在步骤f中，

采用第二输入信号对经过预定相移的参考时钟信号进行采样，根据采样结果，检测应当使用参考时钟信号的上升沿还是下降沿进行同步，并输出指示应当使用参考时钟的上升沿还是下降沿的第三同步指示信号，

利用参考时钟信号的上升沿和下降沿对第二输入信号进行同步，并在第三同步指示信号指示参考时钟信号的上升沿时，选择由参考时钟信号的上升沿同步的第二输入信号，作为第三同步信号，而在第三同步指示信号指示参考时钟信号的下降沿时，选择由参考时钟信号的上升沿同步的第二输入信号，作为第三同步信号；

在步骤i中，确定参考时钟信号的上升沿和下降沿相对于第二输入信号的延迟，并根据第三同步指示信号，选择参考时钟信号的上升沿或下降沿相对于第二输入信号的延迟，作为第五时段。

22.根据权利要求21所述的信号延迟方法，其中，在步骤k中，

当第二同步指示信号指示使用参考时钟信号的上升沿，并且第三同步指示信号指示使用参考时钟信号的上升沿时，或者当第二同步指示信号指示使用参考时钟信号的下降沿，并且第三同步指示信号指示使用参考时钟信号的下降沿时，如下计算校正周期：

T_real＝(Delta_TOD-T3+T4)/CNT，

当第二同步指示信号指示使用参考时钟信号的上升沿，而第三同步指示信号指示使用参考时钟信号的下降沿时，如下计算校正周期：

T_real＝(Delta_TOD-T3+T4)/(CNT+0.5)，

当第二同步指示信号指示使用参考时钟信号的下降沿，而第三同步指示信号指示使用参考时钟信号的上升沿时，如下计算校正周期：

T_real＝(Delta_TOD-T3+T4)/(CNT-0.5)，

其中，T_real表示校正周期，Delta_TOD表示预定延迟，T3表示第四时段，T4表示第五时段，CNT表示周期数目。

23.根据权利要求13所述的信号延迟方法，其中，输入信号具有对该输入信号的相邻上升沿或下降沿之间的时间差进行指示的字段，

利用所述时间差作为输入信号与第二输入信号之间的所述预定延迟。

24.根据权利要求13所述的信号延迟方法，其中，输入信号是1PPS+TOD时间接口信号。