JP7515719B2

JP7515719B2 - 炭化珪素半導体装置

Info

Publication number: JP7515719B2
Application number: JP2023526716A
Authority: JP
Inventors: 貴亮富永
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2021-06-09
Filing date: 2021-06-09
Publication date: 2024-07-12
Anticipated expiration: 2041-06-09
Also published as: CN117425965A; US20240204056A1; DE112021007792T5; JPWO2022259409A1; WO2022259409A1

Description

本開示は炭化珪素半導体装置に関し、特に、スイッチング損失を抑制した炭化珪素半導体装置に関する。

電力変換回路などに用いられるスイッチング素子として、縦型の電力用半導体装置が広く用いられており、特に、ＭＯＳ（Metal Oxide Semiconductor）構造を有する電力用半導体装置が広く用いられている。典型的には、絶縁ゲートバイポーラトランジスタ（Insulated Gate Bipolar Transistor：ＩＧＢＴ）、および、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が用いられている。シリコン（Ｓｉ）のバンドギャップに比して約３倍大きなバンドギャップを有する炭化珪素を半導体材料として用いる炭化珪素半導体装置の１つであるｎ型ＭＯＳＦＥＴは、インバータ回路のスイッチング素子として用いることで電力変換回路の電力損失を低減することができる。

しかしながら、炭化珪素を用いたｎ型ＭＯＳＦＥＴを、例えば、数１０ｋＨｚ超の周波数で駆動する電力変換回路に用いる場合には、そのスイッチング損失が全電力損失において、大きな割合を占めるため、スイッチング損失をさらに低減することが重要である。

ｎ型ＭＯＳＦＥＴは、典型的には、ｎ型ドリフト層と、その上に設けられたｐ型ウェルとを有しており、ＭＯＳＦＥＴがオン状態からオフ状態へとスイッチングされると、ＭＯＳＦＥＴのドレイン電圧、すなわちドレイン電極の電圧が急激に上昇して、略０Ｖから数百Ｖへ変化する。そうすると、ｐ型ウェルとｎ型ドリフト層との間に存在する寄生容量を介して変位電流が発生する。ドレイン電極側に発生した変位電流はドレイン電極へと流れ、ソース電極側に発生した変位電流はｐ型ウェルを経由してソース電極へ、またはゲート絶縁膜容量を介してゲート電極へと流れる。また、ＭＯＳＦＥＴがオフ状態からオン状態へとスイッチングされると、オン状態からオフ状態へとスイッチングされる場合とは逆方向の変位電流がｐ型ウェルを経由して流れる。

スイッチング損失をより一層低減するために、スイッチング素子をより高速で駆動することが求められている。換言すれば、損失を低減するために、時間ｔに対するドレイン電圧Ｖの変動であるｄＶ／ｄｔおよびドレイン電流Iの時間変動であるｄＩ／ｄｔをより一層大きくすることが求められている。その結果、スイッチング動作時に、寄生容量および寄生インダクタンスに起因した、ゲート-ソース間の電圧発振が生じやすくなり、電磁ノイズが増大する。

スイッチング動作時の電磁ノイズ増大は、外部機器の誤動作および故障を誘発する可能性があるため、これを抑制することが求められる。

特開２０１９－７１３８４号公報

特許文献１に開示の技術によれば、スーパージャンクション（ＳＪ）構造のＭＯＳＦＥＴにおいて、第１の方向に延在する第１のｐピラー領域と、第１のｐピラー領域と第１の面との間に設けられた第１のウェル領域と、第１のウェル領域に対して第１の方向に離間して設けられた第２のウェルとを備え、第１のウェル領域および第２のウェル領域の表面側にＭＯＳＦＥＴが構成される。第１のウェル領域と第２のウェル領域の間の第１のｐピラー領域上には、ゲート絶縁膜とゲート電極が設けられ、トランジスタとして機能しない領域が構成される。これにより、スイッチング動作時のゲート-ソース間の電圧発振を抑制している。

しかしながら、スイッチング動作時に第１のｐピラー領域内に生じる変位電流の一部は、第１のｐピラー領域上に形成された、第１のウェル領域と第２のウェル領域を経由し、さらに、第１のウェル領域および第２のウェル領域上に形成されたコンタクト領域を経由して、ソース電極へと流れるため、第１のウェル領域と第２のウェル領域に電圧変動が生じる。これにより、第１のウェル領域および第２のウェル領域とゲート電極との間の変位電流、および基板効果に起因して、スイッチング動作が阻害され、スイッチング損失が増大する問題があった。

本開示は、上記のような問題を解決するためになされたものであり、スイッチング動作時のゲート-ソース間の電圧発振を抑制しつつ、スイッチング損失の増大を抑制した炭化珪素半導体装置を提供することを目的とする。

本開示に係る炭化珪素半導体装置は、炭化珪素基板の厚み方向に主電流が流れる炭化珪素半導体装置であって、前記炭化珪素基板の第１の主面上に設けられた、第１導電型の半導体層と、前記半導体層の上層部に設けられ、第１の方向に延在するストライプ状の第２導電型の第１ウェル領域と、前記第１ウェル領域の上層部に設けられた第１導電型の第１不純物領域と、前記第１ウェル領域の上層部に設けられ、側面において前記第１不純物領域に接合する第２導電型の少なくとも１つの第１ウェルコンタクト領域と、前記第１不純物領域および前記少なくとも１つの第１ウェルコンタクト領域に電気的に接続され、前記半導体層の上方に設けられた第１主電極に電気的に接続される第１コンタクトと、前記第１ウェル領域とは、前記第１の方向とは直交する第２の方向に離間して設けられ、前記第１の方向に延在し、内部には第１導電型の不純物領域を有さないストライプ状の第２導電型の第２ウェル領域と、前記第２ウェル領域の上層部に設けられた、第２導電型の少なくとも１つの第２ウェルコンタクト領域と、前記少なくとも１つの第２ウェルコンタクト領域に電気的に接続され、前記半導体層の上方に設けられた前記第１主電極に電気的に接続される第２コンタクトと、前記炭化珪素基板の前記第１の主面とは反対側の第２の主面上に設けられた第２主電極と、を備え、前記第１ウェル領域と前記第２ウェル領域とが隣り合う領域では、前記第１不純物領域の端縁部上、前記第１ウェル領域上、前記半導体層上、前記第２ウェル領域の端縁部上に設けられたゲート絶縁膜を介してゲート電極が設けられる。

本開示に係る炭化珪素半導体装置によれば、スイッチング動作時において、第１ウェル領域の電位変動を抑制することができるため、ゲート-ソース間の電圧発振を抑制しつつ、スイッチング損失の増大を抑制できる。

実施の形態１の炭化珪素半導体装置の構成を模式的に示す平面図である。実施の形態１の炭化珪素半導体装置の構成を模式的に示す断面図である。実施の形態１の炭化珪素半導体装置の構成を模式的に示す断面図である。実施の形態１の炭化珪素半導体装置の効果を説明する模式図である。実施の形態１の炭化珪素半導体装置の効果を説明する模式図である。実施の形態１の炭化珪素半導体装置の効果を説明する模式図である。実施の形態１の炭化珪素半導体装置の効果を説明する模式図である。実施の形態１の炭化珪素半導体装置の効果を説明する模式図である。実施の形態１の炭化珪素半導体装置の効果を説明する図である。実施の形態１の炭化珪素半導体装置の効果を説明する図である。実施の形態１の炭化珪素半導体装置の変形例１の構成を模式的に示す平面図である。実施の形態１の炭化珪素半導体装置の変形例１の構成を模式的に示す断面図である。実施の形態１の炭化珪素半導体装置の変形例１の構成を模式的に示す断面図である。実施の形態１の炭化珪素半導体装置の変形例２の構成を模式的に示す断面図である。実施の形態２の炭化珪素半導体装置の構成を模式的に示す平面図である。実施の形態２の炭化珪素半導体装置の構成を模式的に示す断面図である。実施の形態３の炭化珪素半導体装置の構成を模式的に示す断面図である。実施の形態４の炭化珪素半導体装置の構成を模式的に示す平面図である。実施の形態５の炭化珪素半導体装置の構成を模式的に示す平面図である。実施の形態５の炭化珪素半導体装置における変位電流の経路を模式的に示した図である。実施の形態６の炭化珪素半導体装置の構成を模式的に示す断面図である。実施の形態７の炭化珪素半導体装置の構成を模式的に示す断面図である。実施の形態７の炭化珪素半導体装置の変形例の構成を模式的に示す断面図である。実施の形態８の炭化珪素半導体装置の構成を模式的に示す断面図である。実施の形態９の炭化珪素半導体装置の構成を模式的に示す断面図である。実施の形態１０の炭化珪素半導体装置の構成を模式的に示す断面図である。

＜はじめに＞
図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称および機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。また、本明細書において、「～上」および「～を覆う」という場合、構成要素間に介在物が存在することが妨げられるものではない。例えば、「Ａ上に設けられたＢ」または「ＡがＢを覆う」と記載している場合、ＡとＢとの間に他の構成要素Ｃが設けられたものも設けられていないものも意味され得る。また、以下の説明では、「上」、「下」、「側」、「底」、「表」または「裏」などの特定の位置および方向を意味する用語が用いられる場合があるが、これらの用語は、実施の形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。

また、「ＭＯＳ」という用語は、古くは金属-酸化物-半導体の接合構造に用いられているが、特にＭＯＳ構造を有するＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）においては、近年の集積化および製造プロセスの改善などの観点からゲート絶縁膜およびゲート電極の材料が改善されている。

例えばＭＯＳＦＥＴにおいては、主としてソース、ドレインを自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶珪素が採用されてきている。また電気的特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。

従って「ＭＯＳ」という用語は必ずしも金属-酸化物-半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。すなわち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体-絶縁体-半導体の積層構造をも含む意義を有する。

また、以下の記載では、不純物の導電型に関して、ｎ型を「第１導電型」、ｎ型とは反対導電型のｐ型を「第２導電型」として定義するが、その逆に「第１導電型」をｐ型、「第２導電型」をｎ型と定義することもできる。

以下、図面に基づいて実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰返さない。

また、以下に説明する実施の形態１～１２においては、炭化珪素半導体装置の一例として、主電流が基板の厚み方向に流れる縦型のｎ型ＭＯＳＦＥＴを用いて説明する。

＜実施の形態１＞
本開示においては、炭化珪素半導体装置の一例として、基板の厚み方向に主電流が流れる縦型のｎ型炭化珪素ＭＯＳＦＥＴを主として説明する。

図１は、本開示に係る実施の形態１のｎ型炭化珪素ＭＯＳＦＥＴ１００の構成を模式的に示す平面図である。図１に示されるように、ｎ型炭化珪素ＭＯＳＦＥＴ１００においては、第１の方向であるｙ方向に延在するストライプ状のｐ型（第２導電型）のウェル領域３（第１ウェル領域）とストライプ状のｐ型のウェル領域１３（第２ウェル領域）が、第２の方向であるｘ方向に交互に形成されている。ウェル領域３およびウェル領域１３は、配列方向であるｘ方向で互いに離間して形成されている。

ウェル領域３内にはｎ型（第１導電型）の不純物を比較的高濃度に含むソース領域４が形成されており、ソース領域４内にはさらにｐ型不純物を比較的高濃度に含むウェルコンタクト領域５（第１ウェルコンタクト領域）が形成されている。また、ウェル領域１３内には、ｐ型不純物を比較的高濃度に含むウェルコンタクト領域１５（第２ウェルコンタクト領域）が形成されている。

ソース領域４およびウェルコンタクト領域５上にはソースコンタクト６（第１ソースコンタクト）が設けられており、ソース領域４およびウェルコンタクト領域５は、ソースコンタクト６を介して図示されないソース電極と電気的に接続されている。ウェルコンタクト領域１５上にはソースコンタクト１６（第２ソースコンタクト）が設けられており、ウェルコンタクト領域１５は、ソースコンタクト１６を介して図示されないソース電極と電気的に接続されている。

図２は、図１におけるＡ－Ａ線での矢示方向断面図であり、ユニットセルの構成を模式的に示している。図２に示されるように、ｎ型炭化珪素ＭＯＳＦＥＴ１００は、ｎ型不純物を比較的高濃度に含む炭化珪素基板１上に設けられている。

炭化珪素基板１の第１の主面上には、ｎ型不純物を比較的低濃度に含む半導体層であるドリフト層２が設けられている。ドリフト層２は、例えばエピタキシャル成長により形成されたエピタキシャル成長層である。

ドリフト層２の上層部には、ｐ型のウェル領域３が設けられており、ウェル領域３の上層部には、ｐ型のウェルコンタクト領域５が選択的に設けられている。そして、ウェルコンタクト領域５の２つの側面に接するようにｎ型のソース領域４が設けられている。

なお、ウェル領域３のドリフト層２の最表面からの深さは、ソース領域４のドリフト層２の最表面からの深さよりも深く形成されている。また、ウェルコンタクト領域５のドリフト層２の最表面からの深さは、ソース領域４のドリフト層２の最表面からの深さと同等か、それよりも深く形成されているが、ウェル領域３の深さを超えないように形成されている。

また、ドリフト層２の上層部には、ウェル領域３とは離間して、ウェル領域１３が設けられており、ウェル領域１３の上層部には、ウェルコンタクト領域１５が選択的に設けられている。また、ウェルコンタクト領域１５のドリフト層２の最表面からの深さは、ウェル領域１３の深さを超えないように形成されている。

ウェル領域３およびウェル領域１３は、素子外縁部に至るまで、分離して形成されることが好適であるが、素子外縁部のみで互いに接続されていても大きく効果は損なわない。

ドリフト層２の上には、ゲート絶縁膜７が形成され、ゲート絶縁膜７上にはゲート電極１０３が設けられている。ゲート電極１０３は、ドリフト層２、ウェル領域３、ウェル領域１３およびソース領域４の端縁部の上方に設けられる。

そして、ゲート電極１０３上を含むドリフト層２上には層間絶縁膜１７が設けられているが、層間絶縁膜１７を貫通するようにソースコンタクト６およびソースコンタクト１６が設けられている。ソースコンタクト６およびソースコンタクト１６の底部には、例えば、ニッケルシリサイドで構成されるシリサイド膜ＳＤが設けられ、ソースコンタクト６の底部において、ウェルコンタクト領域５の全部とソース領域４の一部はシリサイド膜ＳＤで覆われ、ソースコンタクト６の底部において、ウェルコンタクト領域１５の全部とウェル領域１３の一部はシリサイド膜ＳＤで覆われている。

ウェルコンタクト領域５およびソース領域４はシリサイド膜ＳＤおよびソースコンタクト６を介して、ソース電極１０１に電気的に接続されている。ウェルコンタクト領域１５はシリサイド膜ＳＤおよびソースコンタクト１６を介して、ソース電極１０１に電気的に接続されている。すなわち、ウェル領域３とウェル領域１３はソース電極１０１を介して電気的に接続されている。

また、炭化珪素基板１の第１の主面とは反対側の第２の主面上には、ドレイン電極１０２が設けられている。

シリサイド膜ＳＤはニッケルシリサイドに限定されず、アルミシリサイド、チタンシリサイドを用いることもできる。ソースコンタクト６およびソースコンタクト１６は、ソース電極１０１形成時に、コンタクトホール内にソース電極１０１の材料となる金属、例えば、ニッケル、アルミニウム、チタンを埋め込むことで形成することができる。

ドリフト層２のｎ型不純物の不純物濃度は、１．０×１０^１４ｃｍ^－３以上１．０×１０^１７ｃｍ^－３以下であることが好適である。ウェル領域３のｐ型不純物の不純物濃度は、１．０×１０^１６ｃｍ^－３以上１．０×１０^２０ｃｍ^－３以下であることが好適である。ウェル領域１３のｐ型不純物の不純物濃度は、１．０×１０^１６ｃｍ^－３以上１．０×１０^２０ｃｍ^－３以下であることが好適である。ソース領域４のｎ型不純物の不純物濃度は、１．０×１０^１７ｃｍ^－３以上１．０×１０^２１ｃｍ^－３以下であることが好適である。ウェルコンタクト領域５のｐ型不純物の不純物濃度は、１．０×１０^１８ｃｍ^－３以上１．０×１０^２２ｃｍ^－３以下であることが好適である。ウェルコンタクト領域１５のｐ型不純物の不純物濃度は、１．０×１０^１８ｃｍ^－３以上１．０×１０^２２ｃｍ^－３以下であることが好適である。

図３は、図１におけるＢ－Ｂ線での矢示方向断面図であり、ユニットセルの構成を模式的に示している。図３において、炭化珪素基板１、ドリフト層２、ウェル領域３、ソース領域４、ウェルコンタクト領域５、ソースコンタクト６、ウェル領域１３およびウェルコンタクト領域１５の構成は、図２と同じである。

図３に示されるように、Ｂ－Ｂ線での断面においては、ウェル領域１３に隣り合う左右のウェル領域３の端縁部間を跨ぐようにドリフト層２上にゲート絶縁膜７が形成され、ゲート絶縁膜７上にはゲート電極１０３が設けられている。ゲート電極１０３は、ドリフト層２、ウェル領域３、ウェル領域１３、ウェルコンタクト領域１５およびソース領域４の端縁部上方に設けられている。図２において、ウェルコンタクト領域１５の一部に接触するように設けられた、ソースコンタクト１６は、Ｂ－Ｂ線での断面においては形成されていない。

なお、ドリフト層２上にｎ型またはｐ型のエピタキシャル層を、１０～５００ｎｍの厚みでエピタキシャル成長させ、その内部にチャネルが形成されるエピタキシャルチャネル層を設けることができるが、必須の構成ではなく、本開示では、説明および図示を省略する。

図４は、実施の形態１のｎ型炭化珪素ＭＯＳＦＥＴ１００による効果を説明する模式図である。ここで、Ｃｇｓはゲート電極１０３とソース電極１０１との間の容量（以下、ゲート-ソース間容量）、Ｃｇｄはゲート電極１０３とドレイン電極１０２との間の容量（以下、ゲート-ドレイン間容量）、Ｃｄｓはドレイン電極１０２とソース電極１０１との間の容量（以下、ドレイン-ソース間容量）、Ｃｇｐはゲート電極１０３とウェル領域１３との間の容量（以下、ゲート-ウェル間容量）、Ｃｄｐはドレイン電極１０２とウェル領域１３との間の容量（以下、ドレイン-ウェル間容量）である。また、Ｒｐはウェル領域１３の抵抗成分、ρａはウェルコンタクト領域５に対するコンタクト抵抗、ρｄはウェルコンタクト領域１５に対するコンタクト抵抗を表す。また、図４に示すように、ウェル領域１３を含む領域をダミー領域、それ以外の領域をトランジスタ領域と呼称する。

図５は、トランジスタ領域の等価回路図である。便宜的にコンタクト抵抗ρaは省略している。

図６は、トランジスタ領域とダミー領域を合わせた等価回路図である。便宜的に、コンタクト抵抗ρa、ρbは省略している。

図７は、図６において、低速でＭＯＳＦＥＴ１００をスイッチングする場合の等価回路図である。図６から、ゲート-ウェル間容量Ｃｇｐが除かれている。スイッチングする際に、ドレイン-ウェル間容量Ｃｄｐの充放電により、ウェル領域１３に変位電流が生じるが、低速でスイッチングする場合、図６におけるゲート-ウェル間容量Ｃｇｐのインピーダンスが十分大きいため、変位電流は主としてウェル領域１３の抵抗成分Ｒｐを介してソース電極１０１へと流れる。

図８は、図６において、高速でＭＯＳＦＥＴ１００をスイッチングする場合の等価回路図である。図６から、ウェル領域１３の抵抗成分Ｒｐが除かれている。スイッチングする際に、ドレイン-ウェル間容量の充放電により、ウェル領域１３に変位電流が生じるが、高速でスイッチングする場合、図６におけるゲート-ウェル間容量ＣｇｐのインピーダンスがＲｐに比べて十分小さいため、変位電流は主としてＣｇｐを介してゲート電極１０３へと流れる。すなわち、高速スイッチングにおいては、低速スイッチングの場合に比べて、実効的にドレイン電極１０２とゲート電極１０３の容量結合が大きくなる。

図９は、ダミー領域を有さない通常のＭＯＳＦＥＴにおけるゲート-ドレイン間容量Ｃｇｄのドレイン電圧依存性のシミュレーション結果を示す図である。図９において横軸にドレイン電圧Ｖｄｓ（Ｖ）を示し、縦軸にゲート-ドレイン間容量Ｃｇｄ（ｎＦ／ｃｍ^２）を示している。

図９において、スイッチング周波数が１０ＭＨｚ、１００ＭＨｚおよび１ＧＨｚの場合の特性を、それぞれ実線、１点鎖線および破線で示している。図９より、ゲート-ドレイン間容量Ｃｇｄは０．１ｎＦ／ｃｍ^２の近傍の値となっていることが判る。

図１０は、ダミー領域を有するｎ型炭化珪素ＭＯＳＦＥＴ１００におけるゲート-ドレイン間容量Ｃｇｄのドレイン電圧依存性のシミュレーション結果を示す図である。図１０において横軸にドレイン電圧Ｖｄｓ（Ｖ）を示し、縦軸にゲート-ドレイン間容量Ｃｇｄ（ｎＦ／ｃｍ^２）を示している。図１０において、スイッチング周波数が１０ＭＨｚ、１００ＭＨｚおよび１ＧＨｚの場合の特性を、それぞれ実線、１点鎖線および破線で示している。本シミュレーションにおいては、ウェル領域３とウェル領域１３の設計、ウェルコンタクト領域５とウェルコンタクト領域１５の設計により、コンタクト抵抗ρaおよびρbの値がそれぞれ同一となるよう設定されている。

図９および図１０を比較すると、高周波数、すなわち１ＧＨｚでは図９も図１０も同程度のゲート-ドレイン間容量Ｃｇｄを有するが、一方、低周波数、すなわち１０ＭＨｚ、１００ＭＨｚでは図１０の方がＣｇｄが小さいことが判る。

高周波数でのゲート-ドレイン間容量Ｃｇｄが大きいと、高周波数成分の電圧変動が抑制され、ゲート-ソース間の電圧発振を抑制して電磁ノイズを低減することができ、低周波数でのゲート-ドレイン間容量Ｃｇｄが大きいと、スイッチング損失が増大する。すなわち、図９および図１０の比較から、本実施の形態１のｎ型炭化珪素ＭＯＳＦＥＴ１００を用いることで、電磁ノイズを同等に保ちつつ、スイッチング損失を低減できることが判る。言い換えれば、スイッチング損失の増大を抑制し、ゲート-ソース間の電圧変動を抑制して電磁ノイズを低減することができる。

＜変形例１＞
図１１は、実施の形態１の変形例１のｎ型炭化珪素ＭＯＳＦＥＴ１０１の構成を模式的に示す平面図である。また、図１２は、図１１におけるＡ－Ａ線での矢示方向断面図であり、ユニットセルの構成を模式的に示している。また、図１３は、図１１におけるＢ－Ｂ線での矢示方向断面図であり、ユニットセルの構成を模式的に示している。

図２に示したようにｎ型炭化珪素ＭＯＳＦＥＴ１００では、ウェルコンタクト領域５とソース領域４は同一断面においてソースコンタクト６に接しているが、図１１、図１２および図１３に示すｎ型炭化珪素ＭＯＳＦＥＴ１０１においては、ウェルコンタクト領域５をソース領域４内でウェル領域３の延在方向（ｙ方向）に不連続に形成することで、ウェルコンタクト領域５とソース領域４とがウェル領域３の延在方向に互い違いに存在する構成とし、それぞれがソースコンタクト６に接する構成となっている。このような構成を採った場合でも、スイッチング損失の増大を抑制し、電磁ノイズを低減することができる。

＜変形例２＞
図１４は、実施の形態１の変形例２のｎ型炭化珪素ＭＯＳＦＥＴ１０２の構成を模式的に示す断面図であり、図１に示したＡ－Ａ線での矢示方向断面図に相当する断面図である。図１および図２に示したｎ型炭化珪素ＭＯＳＦＥＴ１００では、ウェル領域１３には、ウェルコンタクト領域１５のみを設けた構成であったが、図１４に示すｎ型炭化珪素ＭＯＳＦＥＴ１０２においては、ウェル領域１３にソース領域４より平面視での面積が小さなｎ型の不純物領域１４（第２不純物領域）を設けた構成となっている。この構成を採ることで、オン抵抗を低減する効果が得られる。一方、不純物領域１４を設けることによって、ウェル領域１３にＭＯＳＦＥＴが形成されたとしても、ウェル領域３のＭＯＳＦＴＥが存在する領域と、ウェル領域１３に部分的に形成されたＭＯＳＦＥＴが存在する領域との合計に対して、ウェル領域１３のｎ型領域が形成されていない部分のゲート－ドレイン間容量Ｃｇｄおよびゲート－ウェル間容量Ｃｇｐがあれば、ウェル領域１３にｎ型領域が形成されていない構成と同様に電磁ノイズを低減する効果が得られる。

なお、不純物領域１４のｎ型不純物の不純物濃度は、ソース領域４と同様に１．０×１０^１７ｃｍ^－３以上１．０×１０^２１ｃｍ^－３以下であることが好適である。

＜実施の形態２＞
図１５は、本開示に係る実施の形態２のｎ型炭化珪素ＭＯＳＦＥＴ２００の構成を模式的に示す平面図である。また、図１６は、図１５におけるＢ－Ｂ線での矢示方向断面図であり、ユニットセルの構成を模式的に示している。なお、図１５におけるＡ－Ａ線での矢示方向断面図は図２と同じである。

図１５に示されるように、ｎ型炭化珪素ＭＯＳＦＥＴ２００においては、ウェルコンタクト領域１５をウェル領域１３の延在方向の全体に渡る長さに形成するのではなく、ウェルコンタクト領域１５を部分的に形成し、ウェルコンタクト領域１５が形成された部分にのみソースコンタクト１６が形成されている。このため、図１６に示されるように、ゲート電極１０３の下方にウェルコンタクト領域１５が形成されない領域を増やすことができる。そのため、ウェル領域１３の抵抗成分Ｒｐを増大させることができ、高周波数領域でのドレイン電極１０２とゲート電極１０３との容量結合をより増大させることができ、電磁ノイズを低減する効果を高めることができる。

＜実施の形態３＞
図１７は、本開示に係る実施の形態３のｎ型炭化珪素ＭＯＳＦＥＴ３００の構成を模式的に示す断面図であり、図１に示したＡ－Ａ線での矢示方向断面図に相当する断面図である。

図１７に示すｎ型炭化珪素ＭＯＳＦＥＴ３００においては、ダミー領域を構成するウェル領域１３１の不純物濃度が、トランジスタ領域を構成するウェル領域３の不純物濃度よりも小さく形成されている。

そのため、ウェル領域１３の抵抗成分Ｒｐを増大させることができ、高周波数領域でのドレイン電極１０２とゲート電極１０３との容量結合をより増大させることができ、電磁ノイズを低減する効果を高めることができる。

ウェル領域１３１の不純物濃度は、ウェル領域３の不純物濃度よりも少しでも小さくすればよく、数％～１０％程度小さくするだけでも効果が得られる。

ウェル領域１３１の抵抗成分Ｒｐを増大させることで、ウェル領域１３１でゲート電極１０３に対向している箇所において、ソースコンタクト１６の抵抗を大きくすることができ、高周波数領域でドレイン電極１０２とゲート電極１０３との容量結合をより増大させることができ、電磁ノイズを低減する効果を高めることができる。

＜実施の形態４＞
図１８は、本開示に係る実施の形態４のｎ型炭化珪素ＭＯＳＦＥＴ４００の構成を模式的に示す平面図である。

図１８に示すｎ型炭化珪素ＭＯＳＦＥＴ４００においては、ウェル領域１３の幅、すなわち、ウェル領域３およびウェル領域１３の配列方向（ｘ方向）のウェル領域１３の長さが、ウェル領域３の幅よりも小さく形成されている。

ウェル領域１３の幅は、ウェル領域３の幅よりも少しでも小さくすればよく、数％～１０％程度小さくするだけでも効果が得られる。

ウェル領域１３の幅を小さくすることで、ウェル領域１３の抵抗成分Ｒｐを増大させることができ、高周波数領域でのドレイン電極１０２とゲート電極１０３との容量結合をより増大させることができ、電磁ノイズを低減する効果を高めることができる。

＜実施の形態５＞
図１９は、本開示に係る実施の形態５のｎ型炭化珪素ＭＯＳＦＥＴ５００の構成を模式的に示す平面図である。

図１９に示すｎ型炭化珪素ＭＯＳＦＥＴ５００においては、ウェルコンタクト領域５をソース領域４内でウェル領域３の延在方向（ｙ方向）に不連続に形成することで、ウェルコンタクト領域５とソース領域４とがウェル領域３の延在方向に互い違いに存在する構成となっている。また、ウェルコンタクト領域１５をウェル領域１３の延在方向（ｙ方向）に不連続に形成し、かつ、ウェルコンタクト領域１５の領域間隔Ｌ１を、ウェルコンタクト領域５の領域間隔Ｌ２よりも長く設定している。

このような構成を採ることで、変位電流がウェル領域１３からウェルコンタクト領域１５を介してソース電極１０１に流入する経路長が、ウェル領域３からウェルコンタクト領域５を介してソース電極１０１に流入する経路長よりも長く形成される。

図２０は、変位電流の経路を模式的に示した図であり、ウェル領域１３からウェルコンタクト領域１５を介してソース電極１０１に流入する変位電流の経路ＣＰ１およびウェル領域３からウェルコンタクト領域５を介してソース電極１０１に流入する変位電流の経路ＣＰ２を示している。

ウェルコンタクト領域１５の領域間隔Ｌ１を、ウェルコンタクト領域５の領域間隔Ｌ２よりも長くすることで、経路ＣＰ１が経路ＣＰ２よりも長くなり、ウェル領域１３の抵抗成分Ｒｐを増大させることができ、高周波数領域でのドレイン電極１０２とゲート電極１０３との容量結合をより増大させることができ、電磁ノイズを低減する効果を高めることができる。

＜実施の形態６＞
図２１は、本開示に係る実施の形態６のｎ型炭化珪素ＭＯＳＦＥＴ６００の構成を模式的に示す断面図であり、図１に示したＢ－Ｂ線での矢示方向断面図に相当する断面図である。なお、図２１では、ウェルコンタクト領域１５を便宜的に省略しているが、ウェルコンタクト領域１５の有無は本実施の形態の効果に影響を及ぼさない。

図２１に示すｎ型炭化珪素ＭＯＳＦＥＴ６００においては、ウェル領域１３２の断面形状がドレイン電極１０２側に部分的に突出した凸形状を有している。

このような構成を採ることで、ウェル領域１３とドリフト層２とのｐｎ接合界面の面積を大きくすることができるので、ドレイン-ウェル間容量Ｃｄｐを大きくすることができ、高周波数領域でのドレイン電極１０２とゲート電極１０３との容量結合をより増大させることができ、電磁ノイズを低減する効果を高めることができる。

＜実施の形態７＞
図２２は、本開示に係る実施の形態７のｎ型炭化珪素ＭＯＳＦＥＴ７００の構成を模式的に示す断面図であり、図１に示したＢ－Ｂ線での矢示方向断面図に相当する断面図である。なお、図２２では、ウェルコンタクト領域１５を便宜的に省略しているが、ウェルコンタクト領域１５の有無は本実施の形態の効果に影響を及ぼさない。

図２２に示すｎ型炭化珪素ＭＯＳＦＥＴ７００においては、ウェル領域１３の直下にｎ型不純物を比較的高濃度に有する不純物領域１２（第３不純物領域）が設けられている。不純物領域１２の不純物濃度は、ウェル領域１３のｐ型不純物の不純物濃度よりも低くすることが好適である。これは、不純物領域１２とウェル領域１３とで形成されるｐｎ接合による空乏層を、より不純物領域１２側に延伸させるためである。

また、不純物領域１２の不純物濃度は、ドリフト層２のｎ型不純物の不純物濃度よりも高くする。これにより、ドレイン-ウェル間容量Ｃｄｐを大きくすることができ、高周波数領域でのドレイン電極１０２とゲート電極１０３との容量結合をより増大させることができ、電磁ノイズを低減する効果を高めることができる。

＜変形例＞
図２３は、実施の形態７の変形例のｎ型炭化珪素ＭＯＳＦＥＴ７０１の構成を模式的に示す断面図である。図２３に示すｎ型炭化珪素ＭＯＳＦＥＴ７０１においては、不純物領域１２がウェル領域１３の直下だけでなく、ドリフト層２の上層部に設けられた各不純物領域間および各不純物領域の直下にも及ぶように設けられている。

この場合、不純物領域１２の不純物濃度は、ウェル領域３の不純物濃度よりも低くすることが好適である。これは、不純物領域１２とウェル領域３とで形成されるｐｎ接合による空乏層を、より不純物領域１２側に延伸させるためである。

これによりドレイン-ウェル間容量Ｃｄｐを大きくすることができ、高周波数領域でのドレイン電極１０２とゲート電極１０３との容量結合をより増大させることができ、電磁ノイズを低減する効果を高めることができる。

＜実施の形態８＞
図２４は、本開示に係る実施の形態８のｎ型炭化珪素ＭＯＳＦＥＴ８００の構成を模式的に示す断面図であり、図１に示したＢ－Ｂ線での矢示方向断面図に相当する断面図である。なお、図２４では、ウェルコンタクト領域１５を便宜的に省略しているが、ウェルコンタクト領域１５の有無は本実施の形態の効果に影響を及ぼさない。

図２４に示すｎ型炭化珪素ＭＯＳＦＥＴ８００においては、ウェル領域１３に隣り合う左右のウェル領域３の端縁部間を跨ぐようにドリフト層２上にゲート絶縁膜７が形成され、ゲート絶縁膜７上にはゲート電極１０３が設けられている。ゲート電極１０３は、ドリフト層２、ウェル領域３、ウェル領域１３、ウェルコンタクト領域１５およびソース領域４の端縁部上方に設けられているが、ドリフト層２の上方に設けられたゲート電極１０３は、図２４に示されるように、ウェル領域３の上方に延在する部分１０３１（第１部分）と、ウェル領域１３の上方に延在する部分１０３２（第２部分）とを有し、部分１０３１と部分１０３２とは分離されている。

このような構成を採ることで、ゲート-ドレイン間容量Ｃｇｄに対するゲート-ウェル間容量の割合を大きくすることができ、高周波数領域でのドレイン電極１０２とゲート電極１０３との容量結合をより増大させることができ、電磁ノイズを低減する効果を高めることができる。

＜実施の形態９＞
図２５は、本開示に係る実施の形態９のｎ型炭化珪素ＭＯＳＦＥＴ９００の構成を模式的に示す平面図である。

図２５に示すｎ型炭化珪素ＭＯＳＦＥＴ９００においては、トランジスタ領域を構成するウェル領域３とダミー領域を構成するウェル領域１３の平面視での単位面積当たりの形成比率を、図１に示した１対１ではなく、２対１としている。すなわち、互いに隣り合うように形成された２本のウェル領域３と、互いに隣り合うように形成された２本のウェル領域３との間に１本のウェル領域１３が形成された構成となっている。

このような構成を採ることで、トランジスタ領域を増やしてＭＯＳＦＥＴとしての機能を高めることができると共に、ダミー領域を形成することで、スイッチング損失の増大を抑制し、電磁ノイズを低減する効果も得られる。

また、図２５においては、ウェル領域３とウェル領域１３との単位面積当たりの形成比率を２対１としたが、形成比率は任意に設定することができ、トランジスタ領域とダミー領域の単位面積当たりの形成比率を任意に設計することができる。このため、スイッチング損失低減の効果と電磁ノイズ低減の効果を任意に設定することがきる。また、ダミー領域の割合を増やせば、電磁ノイズを低減する効果をさらに高めることができる。

なお、ウェル領域３とウェル領域１３との単位面積当たりの形成比率を任意に設定することは、実施の形態２～８の、ｎ型炭化珪素ＭＯＳＦＥＴ２００～８００の何れに適用することもできる。

＜実施の形態１０＞
図２６は、本開示に係る実施の形態１０のｎ型炭化珪素ＭＯＳＦＥＴ１０００の構成を模式的に示す平面図である。

図２６に示すｎ型炭化珪素ＭＯＳＦＥＴ１０００においては、ソース領域４がウェル領域３の延在方向（ｙ方向）に不連続に形成されている。

このような構成を採ることで、ＭＯＳＦＥＴのオン特性と、電圧耐量のトレードオフ関係を任意に設定できる。すなわち、ソース領域４を形成しない部分を設けることで、電圧耐量を向上させることができ、ソース領域４を形成する部分を設けることでＭＯＳＦＥＴのオン特性を高めることができるので、ソース領域４を形成しない部分とソース領域４を形成する部分との比率を調整することで、ＭＯＳＦＥＴのオン特性と、電圧耐量のトレードオフ関係を任意に設定できる。

＜コンタクト抵抗による特性の改善＞
実施の形態１～１０においては、ウェルコンタクト領域５およびウェルコンタクト領域１５のｐ型不純物の不純物濃度は同じとしたが、この場合、コンタクト抵抗率（Ωｃｍ^２）も同じとなるので、例えば図１に示したように、ソースコンタクト１６の開口面積をソースコンタクト６の開口面積よりも小さくすることで、ウェルコンタクト領域１５のコンタクト抵抗が、ウェルコンタクト領域５のコンタクト抵抗よりも大きくすることができる。

このため、ウェルコンタクト領域１５に対するコンタクト抵抗ρｄ（図４）を増大させることができ、高周波数領域でのドレイン電極１０２とゲート電極１０３との容量結合をより増大させることができ、電磁ノイズを低減する効果を高めることができる。

なお、ウェル領域１３に生じた変位電流が、ソース電極１０１に流れるか、ゲート電極１０３に流れるかは、先に説明したように抵抗成分と容量成分のインピーダンスの相対的な大小関係で決まる。すなわち、コンタクト抵抗ρｄを増大させることは、実施の形態１においてウェル領域１３の抵抗成分Ｒｐを増大させることと同様の効果を持つ。

＜コンタクト抵抗率による特性の改善＞
実施の形態１～１０においては、ウェルコンタクト領域５およびウェルコンタクト領域１５のｐ型不純物の不純物濃度は同じとし、コンタクト抵抗率（Ωｃｍ^２）も同じとしたが、ウェルコンタクト領域１５に対するソースコンタクト１６のコンタクト抵抗率を、ウェルコンタクト領域５に対するソースコンタクト６のコンタクト抵抗率よりも大きく形成することもできる。

例えば、ウェルコンタクト領域１５のｐ型不純物の最表面の不純物濃度を、ウェルコンタクト領域５のｐ型不純物の最表面の不純物濃度よりも小さくすることで実現可能である。このためには、例えば、同じ注入エネルギーでウェルコンタクト領域１５へのドーズ量を少なくする方法が挙げられる。

または、ソースコンタクト１６の開口時のオーバーエッチ量を、ソースコンタクト６の開口時のオーバーエッチ量と異なる量とし、ウェルコンタクト領域１５とウェルコンタクト領域５の最表面の高さ位置を変えることで、ウェルコンタクト領域１５の最表面の不純物濃度を、ウェルコンタクト領域５の最表面の不純物濃度よりも小さくすることで実現可能である。すなわち、ウェルコンタクト領域１５およびウェルコンタクト領域５への不純物導入に際しては、同じ注入エネルギーで、同じドーズ量とする。不純物領域の表面近傍では不純物濃度が低い可能性がある。そこで、ソースコンタクト１６の開口時のオーバーエッチ量がソースコンタクト６の開口時のオーバーエッチ量よりも小さくすることで、ウェルコンタクト領域１５の最表面の不純物濃度をウェルコンタクト領域５の最表面の不純物濃度よりも小さくすることができる。

これにより、ウェルコンタクト領域１５のコンタクト抵抗ρｄを増大させることができ、高周波数領域でのドレイン電極１０２とゲート電極１０３との容量結合をより増大させることができ、電磁ノイズを低減する効果を高めることができる。

ここで、炭化珪素半導体で構成されるスイッチング素子は、電力損失が小さく、耐熱性も高い。そのため、冷却部を備えるパワーモジュールを構成する場合、ヒートシンクの放熱フィンを小型化することが可能であるため、半導体モジュールの一層の小型化が可能となる。

また、炭化珪素半導体で構成されるスイッチング素子は、高周波スイッチング動作に適している。そのため、高周波化の要求が大きいコンバータ回路に適用された場合、スイッチング周波数の高周波化によって、コンバータ回路に接続されるリアクトルまたはコンデンサなどを小型化することもできる。

本開示は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、本開示がそれに限定されるものではない。例示されていない無数の変形例が、本開示の範囲から外れることなく想定され得るものと解される。

なお、本開示は、その開示の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。

Claims

炭化珪素基板の厚み方向に主電流が流れる炭化珪素半導体装置であって、
前記炭化珪素基板の第１の主面上に設けられた、第１導電型の半導体層と、
前記半導体層の上層部に設けられ、第１の方向に延在するストライプ状の第２導電型の第１ウェル領域と、
前記第１ウェル領域の上層部に設けられた第１導電型の第１不純物領域と、
前記第１ウェル領域の上層部に設けられ、側面において前記第１不純物領域に接合する第２導電型の少なくとも１つの第１ウェルコンタクト領域と、
前記第１不純物領域および前記少なくとも１つの第１ウェルコンタクト領域に電気的に接続され、前記半導体層の上方に設けられた第１主電極に電気的に接続される第１コンタクトと、
前記第１ウェル領域とは、前記第１の方向とは直交する第２の方向に離間して設けられ、前記第１の方向に延在し、内部には第１導電型の不純物領域を有さないストライプ状の第２導電型の第２ウェル領域と、
前記第２ウェル領域の上層部に設けられた、第２導電型の少なくとも１つの第２ウェルコンタクト領域と、
前記少なくとも１つの第２ウェルコンタクト領域に電気的に接続され、前記半導体層の上方に設けられた前記第１主電極に電気的に接続される第２コンタクトと、
前記炭化珪素基板の前記第１の主面とは反対側の第２の主面上に設けられた第２主電極と、を備え、
前記第１ウェル領域と前記第２ウェル領域とが隣り合う領域では、
前記第１不純物領域の端縁部上、前記第１ウェル領域上、前記半導体層上、前記第２ウェル領域の端縁部上に設けられたゲート絶縁膜を介してゲート電極が設けられる、炭化珪素半導体装置。
炭化珪素基板の厚み方向に主電流が流れる炭化珪素半導体装置であって、
前記炭化珪素基板の第１の主面上に設けられた、第１導電型の半導体層と、
前記半導体層の上層部に設けられ、第１の方向に延在するストライプ状の第２導電型の第１ウェル領域と、
前記第１ウェル領域の上層部に設けられた第１導電型の第１不純物領域と、
前記第１ウェル領域の上層部に設けられ、側面において前記第１不純物領域に接合する第２導電型の少なくとも１つの第１ウェルコンタクト領域と、
前記第１不純物領域および前記少なくとも１つの第１ウェルコンタクト領域に電気的に接続され、前記半導体層の上方に設けられた第１主電極に電気的に接続される第１コンタクトと、
前記第１ウェル領域とは、前記第１の方向とは直交する第２の方向に離間して設けられ、前記第１の方向に延在するストライプ状の第２導電型の第２ウェル領域と、
前記第２ウェル領域の上層部に設けられた、第２導電型の少なくとも１つの第２ウェルコンタクト領域と、
前記第２ウェル領域の上層部に設けられ、前記少なくとも１つの第２ウェルコンタクト領域の側面に接合し、平面視での面積が前記第１不純物領域よりも小さい第１導電型の第２不純物領域と、
前記少なくとも１つの第２ウェルコンタクト領域に電気的に接続され、前記半導体層の上方に設けられた前記第１主電極に電気的に接続される第２コンタクトと、
前記炭化珪素基板の前記第１の主面とは反対側の第２の主面上に設けられた第２主電極と、を備え、
前記第１ウェル領域と前記第２ウェル領域とが隣り合う領域では、
前記第１不純物領域の端縁部上、前記第１ウェル領域上、前記半導体層上、前記第２ウェル領域の端縁部上に設けられたゲート絶縁膜を介してゲート電極が設けられる、炭化珪素半導体装置。
前記少なくとも１つの第２ウェルコンタクト領域は、
前記第２ウェル領域上において、前記第２コンタクトが設けられない部分には設けられない、請求項１または請求項２記載の炭化珪素半導体装置。
前記第２ウェル領域は、
前記第１ウェル領域よりも不純物濃度が小さい、請求項１または請求項２記載の炭化珪素半導体装置。
前記第２ウェル領域の前記第２の方向の長さは、前記第１ウェル領域の前記第２の方向の長さよりも小さい、請求項１または請求項２記載の炭化珪素半導体装置。
前記少なくとも１つの第１ウェルコンタクト領域および前記少なくとも１つの第２ウェルコンタクト領域は、それぞれ前記第１の方向に離間して複数形成され、
隣接する第２ウェルコンタクト領域間隔は、隣接する第１ウェルコンタクト領域間隔よりも長い、請求項１または請求項２記載の炭化珪素半導体装置。
前記第２ウェル領域は、
断面形状が前記第２主電極の側に部分的に突出した凸形状を有する、請求項１または請求項２記載の炭化珪素半導体装置。
少なくとも前記第２ウェル領域の直下に設けられ、前記半導体層よりも不純物濃度が高く、前記第２ウェル領域よりも不純物濃度が低い、第１導電型の第３不純物領域をさらに備える、請求項１または請求項２記載の炭化珪素半導体装置。
前記ゲート電極は、
前記第１ウェル領域と前記第２ウェル領域とが隣り合い、かつ前記第２コンタクトが設けられていない領域では、前記半導体層上から前記第１ウェル領域および前記第１不純物領域の前記端縁部にかけて延在する第１部分と、前記半導体層上から前記第２ウェル領域にかけて延在する第２部分とに分離して形成される、請求項１または請求項２記載の炭化珪素半導体装置。
前記第１ウェル領域および前記第２ウェル領域の平面視での単位面積当たりの形成比率が異なった比率に設定される、請求項１または請求項２記載の炭化珪素半導体装置。
前記第１不純物領域は、
前記第１の方向において不連続に形成される、請求項１または請求項２記載の炭化珪素半導体装置。
前記第２コンタクトの前記少なくとも１つの第２ウェルコンタクト領域に対するコンタクト抵抗は、前記第１コンタクトの前記少なくとも１つの第１ウェルコンタクト領域に対するコンタクト抵抗よりも大きい、請求項１または請求項２記載の炭化珪素半導体装置。
前記少なくとも１つの第２ウェルコンタクト領域の不純物濃度は、前記少なくとも１つの第１ウェルコンタクト領域の不純物濃度よりも低い、請求項１または請求項２記載の炭化珪素半導体装置。
前記少なくとも１つの第１ウェルコンタクト領域の最表面の高さ位置と、前記少なくとも１つの第２ウェルコンタクト領域の最表面の高さ位置とが異なる、請求項１または請求項２記載の炭化珪素半導体装置。
前記少なくとも１つの第１ウェルコンタクト領域は、前記第１の方向に沿ってストライプ状に設けられ、
前記少なくとも１つの第２ウェルコンタクト領域は、局所的に設けられる、請求項１または請求項２記載の炭化珪素半導体装置。