[go: up one dir, main page]

JP7345279B2 - ビアが通り抜ける光チップ - Google Patents

ビアが通り抜ける光チップ Download PDF

Info

Publication number
JP7345279B2
JP7345279B2 JP2019099689A JP2019099689A JP7345279B2 JP 7345279 B2 JP7345279 B2 JP 7345279B2 JP 2019099689 A JP2019099689 A JP 2019099689A JP 2019099689 A JP2019099689 A JP 2019099689A JP 7345279 B2 JP7345279 B2 JP 7345279B2
Authority
JP
Japan
Prior art keywords
optical
electrical
layer
chip
vias
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019099689A
Other languages
English (en)
Other versions
JP2020053673A (ja
Inventor
シルヴィ メネゾ
セヴリーヌ シェラミー
Original Assignee
コミサリア ア レネルジ アトミク エ オウ エネルジ アルタナティヴ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by コミサリア ア レネルジ アトミク エ オウ エネルジ アルタナティヴ filed Critical コミサリア ア レネルジ アトミク エ オウ エネルジ アルタナティヴ
Publication of JP2020053673A publication Critical patent/JP2020053673A/ja
Application granted granted Critical
Publication of JP7345279B2 publication Critical patent/JP7345279B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/024—Arrangements for thermal management
    • H01S5/02469—Passive cooling, e.g. where heat is removed by the housing as a whole or by a heat pipe without any active cooling element like a TEC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/023—Mount members, e.g. sub-mount members
    • H01S5/02325—Mechanically integrated components on mount members or optical micro-benches
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H20/00—Individual inorganic light-emitting semiconductor devices having potential barriers, e.g. light-emitting diodes [LED]
    • H10H20/80—Constructional details
    • H10H20/85—Packages
    • H10H20/857—Interconnections, e.g. lead-frames, bond wires or solder balls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/023—Mount members, e.g. sub-mount members
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/022—Mountings; Housings
    • H01S5/0233—Mounting configuration of laser chips
    • H01S5/02345—Wire-bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/02—Structural details or components not essential to laser action
    • H01S5/026—Monolithically integrated components, e.g. waveguides, monitoring photo-detectors, drivers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/04—Processes or apparatus for excitation, e.g. pumping, e.g. by electron beams
    • H01S5/042—Electrical excitation ; Circuits therefor
    • H01S5/0425—Electrodes, e.g. characterised by the structure
    • H01S5/04256—Electrodes, e.g. characterised by the structure characterised by the configuration
    • H01S5/04257—Electrodes, e.g. characterised by the structure characterised by the configuration having positive and negative electrodes on the same side of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/10—Construction or shape of the optical resonator, e.g. extended or external cavity, coupled cavities, bent-guide, varying width, thickness or composition of the active region
    • H01S5/11—Comprising a photonic bandgap structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15192—Resurf arrangement of the internal vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
    • H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
    • H10H29/10—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Optical Integrated Circuits (AREA)
  • Optical Couplings Of Light Guides (AREA)
  • Semiconductor Lasers (AREA)
  • Optical Modulation, Optical Deflection, Nonlinear Optics, Optical Demodulation, Optical Logic Elements (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Light Receiving Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

本発明は、ビアが通り抜ける光チップ、および、光チップを製造するための処理に関する。
ビアは、垂直の電気接続、例えば、光チップの面に主に垂直方向に延びる接続である。
光チップは、本質的に、“チップの面”と呼ばれる面内にある。
知られた光チップは、
‐チップの面に平行な上面及び下面を有する基板であって、この基板は、上及び下面間に、
５０μｍよりも大きな厚さであり、光構成要素を有していない相互接続層と、
接合界面で相互接続層に接合された光層と、
光層の内側に埋設された少なくとも１つの光構成要素と、
光層の内側に埋め込まれた電気接点からなるグループから選択された電気端子であって、この埋め込まれた電気接点は、光構成要素、または、電気構成要素、および、基板の上面に生成された電気トラック、の接点である電気端子、を有する基板と、
‐基板の下面に生成された電気接続パッドであって、これらパッドのそれぞれは、別のキャリアに対する半田バンプの方法で、電気的に接続された、電気接続パッドと、
‐接続パッドの１つを電気端子に電気的に接続するために、下面から相互接続層を通り延びており、１０μｍ以上の直径を有している主ビアと、
を有している。
光チップは、例えば、次の文献：Yan Yang et al: Through-Si-via (TSV) Keep-Out-Zone (KOZ) in SOI Photonics Interposer: A Study of the Impact of TSV-Induced Stress on Si Ring Resonators”, IEEE Photonics Journal, volume 5, number 6, December 2013、に説明されている。以下、参照“Ｙａｎｇ２０１３”が、この文献を参照する際に使用されている。
光構成要素に近接する貫通ビアの存在によって問題が生じていることが知られている。特に、ビアは、光構成要素が作られた材料の熱膨張係数と異なる熱膨張係数の導電性材料から作られている。温度変動に応じて、ビアは、近傍に配置された光構成要素上に、温度関数で変化する機械的応力を生じさせる。機械的応力のこの変化は、光構成要素の光特性を変更し、この光構成要素の特性の変化をもたらす。例えば、光構成要素が光ファイバーである場合、これは、その中心波長を変化させる。そのような光構成要素の特性の変化を、回避しなければならない。
この目的のために、文献のＹａｎｇ２０１３は、貫通ビアと光構成要素との間の距離を増加させることを提案している。より正確には、それは、各ビアの周りの禁止領域を定めることを提案している。各禁止領域は、光構成要素を含んではならない。ビアの直径が大きくなるほど、対応する禁止領域は大きくなるということが示されている。
さらに、光チップは、十分な硬さで曲がり過ぎないように、十分な厚さでなければならない。しかし、貫通ビアを作成する処理は、光チップの厚さに関して制限を生じさせる。典型的には、貫通ビアを有するチップは、５０μｍ又は１００μｍよりも大きな厚さである。さらに、シリコン・オン・インシュレータ（ＳＯＩ）基板の場合、埋設された酸化物層を通り抜ける貫通ビアは、これらビアが同一の厚さの基板に生成され埋設された酸化物層がない場合よりも、より曲がり易いということが、示されている。過剰な曲がりを回避するために、シリコン基板に形成されたビアを有するチップに対する最小厚さは、１００μｍであり、この厚さは、ＳＯＩ基板に形成されたビアを有するチップに対して、典型的に、１５０μｍよりも大きくなければならない。
ＦＲ３０２３０６６Ａ１ ＵＳ２０１６／１４１４６７Ａ１ ＵＳ２０１５／３４８９０６ ＵＳ２０１４／１３３１０５Ａ１ ＵＳ２０１１／２９１１５３Ａ１ ＵＳ２０１２／１５５０５５Ａ１ ＵＳ２０１３/２９２７３５Ａ１
Yan Yang et al: Through-Si-via (TSV) Keep-Out-Zone (KOZ) in SOI Photonics Interposer: A Study of the Impact of TSV-Induced Stress on Si Ring Resonators", IEEE Photonics Journal, volume 5, number 6, December 2013 Ken Miyairi et al："Full integration and electrical characterization of 3D Silicon Interposer demonstrator incorporating high density TSVs and interconnects"、 45th International Symposium on Microelectronics、 2012 Yan Beillard et al: "Chip to wafer copper direct bonding electrical characterization and thermal cycling", 3D Systems Integration Conference (3DIC), 2013 IEEE International
一般的に、ビアが通り抜ける基板の厚さが大きくなるほど、ビアの直径が大きくなる。典型的に、８対１（以下８／１と記す）、又は１０対１のアスペクト比で高さ対直径のビアを製造することができるが、１０対１より高いアスペクト比を達成するのは非常に困難である。現時点で存在する光チップにおいて、光チップを通るビア、特に、光構成要素を含む光ガイドレベルを通り抜ける貫通ビア、の高さ及び直径は大きい。現在、これらビアの高さ及び直径は、典型的には、それぞれ、１００μｍ及び１０μｍ、又は、１５０μｍ及び２０μｍよりも大きくなければならない。したがって、禁止領域は広い。しかし、禁止領域が広くなるほど、光構成要素の配置に関する制限はより厳しくなる。これは、そのような光チップの設計及び製造をより困難にしている。これらの禁止領域の存在が光チップの大きさを増加させている。
従来技術として、さらに、ＦＲ３０２３０６６Ａ１、ＵＳ２０１６／１４１４６７Ａ１、ＵＳ２０１５／３４８９０６、ＵＳ２０１４／１３３１０５Ａ１、ＵＳ２０１１／２９１１５３Ａ１、ＵＳ２０１２／１５５０５５Ａ１及びＵＳ２０１３／２９２７３５Ａ１が知られている。しかしながら、この従来技術は、禁止領域の外側の光構成要素の配置の問題を解決していない。
本発明は、光構成要素の配置に関する制限を緩和した光チップ構造を提供することで、光チップの設計及び製造を簡略化することを目的としている。
その主題の１つが、したがって、請求項１による光チップである。
光チップの実施形態は、１又はそれ以上の従属請求項の特徴を有していてもよい。
本発明の別の主題は、本出願の１つの主題である光チップを製造するための処理である。
この製造処理の実施形態は、１又はそれ以上の従属請求項の特徴を有していてもよい。
本発明は、次の説明を読むことで、より良く理解されるであろう。それは、図面を参照して制限しない例によって、単に与えられる。
光チップを有するシステムの概略図である。 図１のシステムの光チップの垂直断面における概略図である。 図１のシステムを製造するための処理のフローである。 図２の光チップの製造の様々な状態における概略図である。 図２の光チップの製造の様々な状態における概略図である。 図２の光チップの製造の様々な状態における概略図である。 図２の光チップの製造の様々な状態における概略図である。 図２の光チップの製造の様々な状態における概略図である。 図２の光チップの製造の様々な状態における概略図である。 図２の光チップの製造の様々な状態における概略図である。 図２の光チップの第１変形の、垂直断面における、概略図である。 図２の光チップの第２変形の、垂直断面における、概略図である。 これら図において、同一符号は、同一要素の符号に用いられている。この説明の残りにおいて、当業者に周知の特徴及び機能は、詳細に説明されていない。
第１：実施形態の例
図１は、半田バンプの配列６により、プリント回路板４又はＰＣＢに半田付けされたシステム２の部分を示す。図を簡略化するために、配列６の４つのバンプ２１１のみが示されている。
システム２は、典型的に、平行６面体のパッケージの形態をとり、その内部に、光及び電気チップが収納されている。システム２の半田バンプのみがこのパッケージの下面から突出している。この図を簡略化するために、このパッケージは、図１に示されていない。そのパッケージにおけるシステム２は、“パッケージシステム”として知られている。一般的に、システム２は、しばしば、集積回路として、述べられている。
この説明の残りにおいて、水平は、直交座標システムＲのＸ及びＹ方向によって、図において、定義されている。直交座標システムＲのＺ方向は、垂直方向に対応している。“下側”、“上側”、“上”、“下”、“上部”、および“底”は、このＺ方向に関して定義されている。
下部において、システム２は、運搬部１４を有している。配列６のバンプは、運搬部１４の下面上に直接配置されている。運搬部１４及び配列６からなる組立品は、ボールグリッドアレイ（ＢＧＡ）として知られている。運搬部１４の上面は、電気及び／又は光チップが半田付けされたパッドを有している。図１の特別なケースにおいて、システム２は、電気チップ１６及び光チップ１８を有している。これら２つのチップ１６及び１８は、両方とも、運搬部１４の上面に直接半田付けされている。
電気チップだけが、プリセット機能を行うために、相互に接続された電気構成要素を有している。電気チップ１６は、したがって、光構成要素を有していない。
これに対し、光チップ１８は、プリセット機能を行うために、光構成要素を有している。光構成要素は、使用中に、光信号を生成、変更、又はガイドする構成要素である。典型的に、光信号の波長λは、１２００ｎｍ及び１７００ｎｍの間である。一般的に、光構成要素の少なくとも１つは、アクティブ光構成要素、例えば、光構成要素であり、それには、正しく動作するために電流又は電圧が供給されなければならない、及び／又は、それは、光信号を電気信号に変換する（受光部の場合）、又は、電気信号を光信号に変換する（光変調部の場合）。
この実施形態において、光チップ１８は、電気構成要素を有していない。
電気を供給するため、又は、電気信号を交換するために、システム２の光チップ１８及び電気チップ１６は、運搬部１４の上面のパッドに電気的に接続されている。チップ１６及び１８は、プリント回路板４に電気的に接続されている。この目的のために、チップ１６及び１８は、半田微細バンプの各配列２０及び２２によって、運搬部１４の上面の各パッドに半田付けされている。図１において、配列２０及び２２は、チップ１６及び１８の下に位置する半田微細バンプのいずれかによって示されている。例えば、半田微細バンプは、Ｃ４バンプとして知られているものである。
運搬部１４は、接続部２４のような、主に水平方向に延びる電気接続部を有している。電気接続部２４は、パッドに半田付けされたチップ間で電気信号又は電力の交換ができるように、保持部１４の上面のパッドを電気的に接続する。運搬部１４は、接続部２６及び２８のような垂直接続部によって通り抜けられる。一般的に、垂直接続部は、再分配層（ＲＤＬ）の水平金属ライン上に現れる。ここで、再分配層の単一ライン２５が、示されている。再分配層の水平ラインは、電気的に、垂直接続部を対応する配列６の半田バンプに接続する。とりわけ、垂直接続部により、チップ１６及び１８に電力が供給され、プリント回路板４に半田付けされた他のチップは電気信号を交換することができる。水平及び垂直接続部とは別に、運搬部１４は、一般的に、いかなる他の光又は電気構成要素も有していない。
図２は、より詳細に、光チップ１８の部分を示している。チップ１８は、水平な上面３２と水平な下面３４と、を有する基板３０を備えている。これら面３２及び３４間に、基板３０は下から上に、相互に直接的に積層された、相互接続層３６と、光層３８と、を有している。
より正確に、層３６及び３８は、直接的に、水平面に実質的に横たわる接合インターフェース４０に相互に接続されている。層３８の上面は、上面３２に対応し、層３６の下面は下面３４に対応している。
層３６は、主として、非導電性材料からなる。この説明で、表現“非導電性材料”は、２０℃の導電率が１０－１又は１０－２Ｓ／ｍより低い材料を意味する。この非導電性材料は、ドープされていないシリコンのような半導体や、ガラスのような電気的に絶縁する材料、であってもよい。ここで、非導電性材料は、ドープされていない結晶シリコンである。これに対し、この説明で、表現“導電性材料”又は“電気的な導電性材料”は、電気的な導電率が２０℃で、一般的に、１０５又は１０６Ｓ／ｍよりも高い材料を意味すると理解される。
ここで、層３６は、ドープされていない結晶シリコンからなる副層４２と、副層４２上に直接的に生成された表面副層４４と、を有する。ここで、副層４４は、二酸化珪素からなる。
副層４２の下面は、面３４に対応している。副層４２の厚さは、十分に硬く過剰な曲がりを防止するように十分に厚い。特に、副層４２の厚さは、チップ１８が扱われるように十分に厚い。この目的のために、副層４２の厚さは、５０μｍ、８０μｍ、又は１００μｍよりも厚い。副層４２は、以下、“主ビア”と称すビアを有し、垂直に基板３０を通り抜ける電気接続部を形成することができる。各主ビアは、下端から上端まで延びている。下端は、下面３４と同一面上にある。上端は接合インターフェース４０と同一面上にある。これら主ビアは、したがって、相互接続層３６の厚さを通り抜ける。これに対し、主ビアは、光層３８の内部を通り抜けず、貫通しない。
層３６は、埋設されたシリコン酸化物層を含まない。許容できる曲がりを生じさせるその最小厚さは、したがって、埋設されたシリコン酸化物層を含む層の厚さよりも小さい。より小さな厚さを有することで、特に、主ビアの高さに比例する主ビアの寄生容量を減少させることができる。好ましくは、副層４２の厚さは、１５０μｍ又は１００μｍよりも一般的に小さい。
図２は、３つの主ビア５０、５１、５２だけを示している。しかし、一般的に、層３６は、非常に多数の主ビアを有している。例えば、全主ビアは同一であり、したがって、以下に、主ビア５０のみがより詳細に説明されている。
主ビア５０は、従来の方法で生成されている。例えば、この点で、読者は、次の文献を参照してもよい。Ken Miyairi et al：“Full integration and electrical characterization of 3D Silicon Interposer demonstrator incorporating high density TSVs and interconnects”、 45th International Symposium on Microelectronics、 2012
以下、いくつかのビア５０の詳細だけが説明されている。
この実施形態において、ビア５０は、下から上まで、垂直棒の形態をとる下側部５４、および金属相互接続網の形態をとる上側部５６によって、形成されている。
下側部５４は、ビア５０の下端から上側部５６まで垂直に延びている。下側部の水平断面が実質的に全高さを常に超えている。その高さ及び直径は、例えば、それぞれ、Ｈ１及びＤ１と示す。下側部５４は、層３６の厚さの、少なくとも８０％、好ましくは、少なくとも９０％又は９５％を通り抜ける。層３６の厚さが大きい場合、直径Ｄ１も大きく、そのアスペクト比Ｈ１／Ｄ１は、１０／１又は８／１となる。特に、１０／１よりも高いアスペクト比を有するビアを製造するのは困難である。ここで、高さＨ１は、副層４２の厚さの８０％、９０％又は９５％よりも大きい。これらの条件下で、高さＨ１は、８０μｍ及び１４２．５μｍの間であり、一般的に、９５μｍ及び１３０μｍの間である。直径Ｄ１は、典型的に、１０μｍ及び２０μｍの間である。
ビア５０の上側部５６は、金属相互接続網によって形成されている。この上側部５６は、したがって、主として水平方向に延びる金属ラインと、これら金属ラインを相互に電気的に接続する金属ビアと、を有している。
金属ラインは、シリコン酸化物副層４４内に生成されている。ここで、上側部５６は、接合インターフェース４０と同一面上にある金属ライン５８と、このライン５８を下側部５４の上部に直接的に接続する金属ビア６０と、を有している。
この説明で、“金属ビア”は金属からなるビアを意味し、ビアの直径は小さく、例えば、３μｍよりも小さく、一般的に１μｍよりも小さい。金属ビアの高さは、小さく、例えば、３μｍ又は１μｍよりも小さい。
ここで、金属は銅である。そのような金属相互接続網の構造は、当業者には周知である。それは、再分配層又はＲＤＬの金属相互接続網の問題である。
副層４４の厚さは、典型的に、１０μｍ又は３μｍよりも小さい。
上側部５６の直径は、構成金属ビアの直径の最大値に等しい。ここで、上側部５６の直径は、したがって、１０μｍよりも小さく、一般的に、３μｍ又は１μｍよりも小さい。
光層３８は、この層の内部に埋設された少なくとも１つの光構成要素を有している。ここで、光構成要素は、光変調部、レーザ源、導波路、受光部、分波部、及び、光合波部、からなるグループから選択される。このグループの光構成要素の中で、導波路を除いて全てがアクティブ光構成要素である。
この実施形態の例において、２つの光構成要素７０、７２だけが層３８に埋設され、示されている。構成要素７０は、レーザ源であり、構成要素７２は、光変調部である。構成要素７２は、電気制御信号に従って、そこを通り抜ける光信号の位相、振幅、又は強度を変更することができる。そのような光変調部は、周知であり、従って、光構成要素７２は、ここで詳細に説明されていない。構成要素７２は、電気制御信号を受信する電気接触部７４を有している。ここで、電気接触部７４は、光層３８の内部に埋め込まれている。この実施形態において、電気接触部７４は、構成要素７２の下面上に位置している。電気接触部７４は、従って、接合インターフェース４０に向けられている。この構成において、電気接触部７４は、唯一、光構成要素７２の下からアクセスすることができる。
構成要素７０は、不均一系のIII－Ｖシリコンレーザ源である。構成要素７０は、例えば、分布帰還（ＤＦＢ）レーザ又は分布ブラッグ反射（ＤＢＲ）レーザである。そのようなレーザ源は、当業者に周知であり、従って、ここで詳細に説明されていない。ここで、構成要素７０は、特に、導波路７６と、相互に直接的に積層された、ｎドープ半導体からなる下層７８と、活動層８０と、ｐドープ半導体からなる上層８２と、を有している。
構成要素７０は、上層８２と下層７８にそれぞれ直接的に接触する上接続部８４と下接続部８６とを有している。
最適な電位差が接続部８４及び８６間に印加されたときに、活動層８０は、構成要素７０によって放射される光信号を生成する。
ここで、下層７８は、光学的に、導波路７６に接続されている。このために、層７８は、導波路７６の上に配置され、薄い埋設された酸化物副層９０によって導波路７６から離間されている。例えば、酸化物副層９０の厚さは、１００ｎｍよりも小さく、好ましくは、５０ｎｍ又は２０ｎｍよりも小さい。活動層８０によって生成された光信号は、導波路７６によって導かれてもよい。
ここで、導波路７６及び光構成要素７２は、酸化物副層９０の直下に位置する封止副層１２２の内部に埋設されている。より正確には、副層１２２は、副層１２０から副層９０まで延びている。副層１２２は、ここで上光ガイドレベル９２と下電気相互接続レベル９４とに分割される。レベル９２は、副層９０の下に生成された、全ての光構成要素および光構成要素部を有している。レベル９２は、従って、ここで、導波路７６、光構成要素７２及び誘電材料を有し、光構成要素および光構成要素部は封止されている。例えば、レベル９２は、結晶シリコンからなる副層から製造されており、導波路７６及び構成要素７２は、誘電材料内に封止される前に、製造されている。レベル９４は、光構成要素および光構成要素部を有していない。ここで、レベル９４は、以下に説明されるように、誘電材料内に封止された金属相互接続網を有している。副層１２２の誘電材料は、導波路７６及び構成要素７２を生成するのに使用される材料の屈折率よりも低い屈折率を有している。例えば、誘電材料は、二酸化珪素である。
層７８、８０、及び８２は、副層９０上に直接的に配置された副層１２８内に生成されている。副層１２８は、ここで、層７８、８０及び８２が生成されたＩＩＩ－Ｖ材料と、層７８、８０、及び８２を封止する誘電材料と、を有している。副層１２８は、副層９０の直上に水平方向に延びており、その上面は面３２に対応している。
電気信号を層３８を介して供給及び／又は送信するために、この層３８は、“副ビア”と称す、ビアを有している。各副ビアは、主ビアから光層３８の内部へ延びている。この目的のために、各副ビアは、接合インターフェース４０から層３８の内部へ延びている。これら副ビアに関する光構成要素の配置の拘束を制限するために、副ビアの直径は、主ビアの直径よりもずっと小さい。ここで、副ビアの直径は、３μｍ、好ましくは、１μｍよりも小さい。そのような副ビアの生成を容易にするために、層３８の厚さは、１５μｍ、８μｍ、又は５μｍである。
以下、副ビアは、２つのカテゴリーに分類される。第１カテゴリーは、“貫通副ビア”と称し、第２カテゴリーは“非貫通副ビア”と称す。
貫通副ビアは、層３８の厚さ、従って、特に、光ガイドレベル９２を通り抜ける。貫通副ビアは、従って、接合インターフェース４０から上面３２まで、垂直に延びている。貫通副ビアは、典型的に、上面３２上に形成された電気トラックを主ビアの１つに電気的に接続するのに使用される。これに対し、非貫通副ビアは、層３８の厚さを通り抜けず、特に、光ガイドレベル９２を通り抜けない。非貫通副ビアは、従って、接合インターフェース４０から、接触部７４のような、層３８内に埋め込まれた電気接触部まで延びている。
図示によって、図２は、２つの貫通副ビア１００及び１０２を示している。ビア１００は、主ビア５０を、面３２上に生成された電気トラック１０６に電気的に接続する。ここで、トラック１０６は、ビア１００の上端を接続部８４に電気的に接続する。ビア１００の下端は、金属ライン５８との直接的な機械及び電気接触を行う。
貫通副ビア１０２は、主ビア５１を、面３２上に生成された電気接続部１０８に電気的に接続する。トラック１０８は、ビア１０２の端を接続部８６に電気的に接続する。ビア１０２の下端は、ビア５１の金属ラインと直接的な機械及び電気接触する。ここで、ビア１００及び１０２は、構成要素７０に電力を供給するのに使用される。
ビア１０２の構造は、ビア１００の構造と同一である。よって、ビア１００の構造だけが、以下、より詳細に説明されている。
この実施形態において、ビア１００は、下側部１１０と、下側部の直ぐ上に配置された上側部１１２と、を有している。部１１０及び１１２は、製造中、光層の反対側から生成される。
下側部１１０は、金属相互接続網である。ここで、この部１１０は、副層１２２のレベル９４の内部に埋め込まれた金属ライン１１４と、接合インターフェース４０と同一面上にある金属ライン１１６と、金属ライン１１６から金属ライン１１４まで垂直に直接的に延びる金属ワイヤ１１８と、を有している。
下側部１１０の直径は、主ビア５０の上側部５８と同様に決定される。部１１０の直径は、３μｍ又は１μｍよりも小さい。
この実施形態において、部１１０を形成する金属相互接続網は、２つの金属ラインレベルのみを有している。例えば、それは、Ｍ４及びＭ５としてしばしば述べられるレベルであってもよい。
一般的に、この部１１０の高さは、小さく、例えば、６μｍ、３μｍ、又は、１μｍである。
ここで、金属ライン１１６は、シリコン酸化物副層１２０内に生成されており、その下面は接合インターフェース４０と一致している。副層１２０は、副層１２２の直下に生成されている。ここで、副層１２０は、二酸化珪素から生成されている。
金属ビア１１８は、副層１２２のレベル９４の内部に配置されている。
副ビア１００の上側部１１２は、導電性材料からなる被覆１２４から形成されている。例えば、被覆１２４は、銅又はアルミニウムで形成されている。被覆１２４は、連続的に、垂直壁及び層３８に掘り込まれた穴１２６の底を覆う。より正確に、穴１２６は、上面３２から金属ライン１１４まで延びている。これを行うために、穴１２６は、連続的に、上から下まで、封止層１２８、副層９０、光ガイドレベル９２、及び副層１２２のレベル９４の部分を通り抜ける。
穴１２６の最大直径は、３μｍよりも小さく、好ましくは、１μｍよりも小さい。副ビア１００の上側部１１２の最大直径は、３μｍ又は１μｍよりも小さい。
上側部において、被覆１２４は、トラック１０６と直接的な機械及び電気接触を行い、下側部において、金属ライン１１４と直接的な機械及び電気接触を行う。図２の例において、被覆１２４は、穴１２６を完全に埋めるわけではない。穴１２６の中心は、従って、中空である。これを達成するために、例えば、被覆１２４の厚さは、５００ｎｍ又は３００ｎｍよりも小さい。穴１２６の中心は、電気的な非導電性及び不動態化材料で満たされている。有利には、この電気的な導電性材料の膨張係数は、０．８Ｃ１２４より低く、好ましくは、０．５Ｃ１２４又は０．３Ｃ１２４より低い。Ｃ１２４は、被覆１２４の熱膨張係数である。ここで、穴１２６の中心は、副層１２２の中心と同一の誘電材料、例えば、二酸化珪素で満たされている。
層３８は、非貫通副ビア１３０を有している。ビア１３０は、電気接触部７４を主ビア５２の上端に電気的に接続し、光構成要素７２の電気制御信号を受信する。この目的のために、ビア１３０は接合インターフェース４０から電気接触部７４まで垂直に延びている。ビア１３０は、従って、下層１２０及び副層１２２のレベル９４を通り抜ける。一方、ビア１３０は、光ガイドレベル９２又は副層９０を通り抜けない。ビア１３０は、貫通副ビアに対し、上面３２上で開いていない。
ビア１３０は、接合インターフェース４０に向けられた層３８の側のみから製造されている。ここで、ビア１３０は、金属相互接続網によって形成されている。この実施形態において、ビア１３０は、上から下まで、４つの埋め込まれた金属ライン１３２、１３３、１３４、１３５と、多様な連続金属ラインを相互に電気的に接続する金属ビア１４０と、接合インターフェース４０と同一面上にあり、副層１２０内に配置された金属ライン１３８と、を有している。
金属ライン１３８は、主ビア５２の上端と直接的な機械及び電気接触を行う。ここで、金属相互接続網は、５つの異なる金属ラインレベルを有している。例えば、これら５つの金属ラインレベルは、それぞれ、Ｍ１からＭ５として、しばしば述べられるレベルである。ビア１３０の直径は、３μｍ又は１μｍよりも小さい。
再分配ライン１５０（略文字 ＲＤＬ）は、下面３４上に生成され、主ビアの下端を対応する半田微細バンプに電気的に接続する。この目的のために、再分配ラインは、半田微細バンプが直接的に固定される接続パッドを有している。図１において、３つの半田微細バンプ１５２のみが示されている。これら微細バンプ１５２、１５３、１５４は、運搬部１４の上面の対応するパッドに半田付けされ、従って、半田微細バンプの配列２２の部分を形成する。ここで、ライン１５０は、ポリマーのような電気的に非導電性材料からなる封止層１５６の内部に埋め込まれている。
システム２を製造する処理は、図３及び図４乃至１０に示される製造の様々な状態を参照して、説明されるであろう。
最初に、ステップ１６０において、副層９０、１２２及び１２０の積層がハンドル１６４（図４）上に製造され、設けられる。ここで、この積層は、光層の一部のみが形成されている。この段階では、層１２８は特に不足しているからである。この段階で、副層１２０は、ハンドル１６４の反対側に配置されており、接合インターフェース１６６を有している。この面１６６は、直接接合、例えば、材料が付加されない接合によって、別の基板に接合されてもよい。
ステップ１６０は、副層１２２のレベル９２の内部に、導波路７６と光構成要素７２を生成すること、副ビア１３０を生成すること、副ビア１００及び１０２の下側部１１０を生成すること、を含む。
副層９０は、直接的にハンドル１６４に固定されている。ハンドル１６４は、副層１２０、１２２及び９０の積層をより容易に扱えるようにする運搬部である。この目的のために、ハンドル１６４の厚さは、典型的に、２５０μｍ又は５００μｍよりも大きい。例えば、ここで、ハンドル１６４は、厚さ７５０μｍ又は７７５μｍのシリコン基板である。
好ましくは、副層９０は、シリコン・オン・インシュレータ（ＳＯＩ）基板の埋設された酸化物層である。この場合、導波路７６及び構成要素は、典型的に、エッチングによって、このＳＯＩ基板の単結晶シリコン層に生成される。導波路７６及び光構成要素７２が副層９０に生成されると、光構成要素７２は、副層１２２の誘電材料内に、次々と連続する複数の酸化物層に配置することで、埋設される。連続的な酸化物層の配置中に、副ビア１３０及び副ビア１００及び１０２の下側部１１０を形成する金属相互接続網が、生成される。これら金属相互接続網は、ハンドル１６４の反対側から生成される。副層９０上に光構成要素を生成する方法、副層１２２の内部に構成要素を埋め込む方法、および、金属相互接続網を生成する方法は、周知であり、従って、ここでより詳細に説明されていない。製造処理のこの段階で、副ビア１００及び１０２の上側部１１２の生成は、不可能であることは留意されるであろう。副層１０２は、従って、この段階で、ビア１００及び１０２の上側部１１２を有していない。
平行して、ステップ１６２において、相互接続層３６は、ハンドル１７０（図５）上に製造され、設けられている。この段階で、層３６は、ハンドル１７０の反対側に配置された外面１７２を有している。この面１７２は接合面であり、例えば、直接接合によって面１６６に接合され得る面である。ハンドル１７０の厚さは、２５０μｍ又は５００μｍよりも大きく、層３６の容易な扱いを可能する。ここで、ハンドル１７０は、例えば、シリコンからなる基板である。
ステップ１６２は、層３６に主ビア５０、５１、５２を生成することを含む。ステップ１６２の最後において、層３６は、これら主ビア５０、５１、５２を有している。ハンドル１７０上の層３６の生成および、この層３６のビア５０、５１、５２の生成は、従来のものである。例えば、ビア５０、５１、５２の部分５４は、誘電材料からなり、チタニウム又はタンタルバリア層で覆われ、銅で満たされた被覆からなる。これら部分５４を製造する処理は、例えば、上記引用されたＫｅｎ Ｍｉｙａｉｒｉによる文献に説明されている。次に、金属ビア６０は、主ビアの部分５４と電気的に接触して、生成される。最後に、金属ライン５８のような金属ラインは、酸化物副層４４に封止されて生成される。副層４４の外面は、面１６６に直接接合するために準備される。
ステップ１７４において、面１６６及び１７２は、直接接合によって相互に接合されている。これは、図６に示されている。この接合インターフェース４０は、そこで得られる。例えば、それは、次の文献で説明されているように、ハイブリッド銅酸化直接接合である。Yan Beillard et al: “Chip to wafer copper direct bonding electrical characterization and thermal cycling”, 3D Systems Integration Conference (3DIC), 2013 IEEE International
次のステップ１７６において、ハンドル１６４は、副層９０（図７）の覆いを外すために、取り除かれる。例えば、ハンドル１６４は、化学的機械的研磨（ＣＭＰ）によって、選択的化学エッチングによって、取り除かれる。
ステップ１７８において、構成要素７０の光増幅部は、副層９０上、光ガイドレベル９２（図８）の反対側に生成され、封止層１２８の誘電材料内に封止されている。
ステップ１８０において、接続部８４、８６、電気トラック１０６、１０８、及び副ビア１００、１０２の上側部１１２が生成される（図９）。例えば、穴１２６のような穴は、最初に、副層１２８、９０及び副層１２２のレベル９２に掘り込まれる。次に、導電性材料からなる被覆が全外面上に配置される。最後に、この導電性被覆はエッチングされ、トラック１０６、１０８の接続部８４、８６の位置、及び、副ビア１００、１０２の上側部１１２の位置だけに導電性被覆が残る。層３８の生成は終了する。
ステップ１８２において、ハンドル１７０が取り除かれ、下面３４が露出する（図１０）。
ステップ１８４において、再分配ライン１５０、半田微細バンプ１５２、１５３、１５４、及び封止層１５６は、露出した下面３４上に生成される。光チップ１８の製造が完了する。
ステップ１８６において、電気チップ１６及び光チップ１８は、運搬部１４の上面のパッドに半田付けされている。チップ１６及び１８は、運搬部１４の水平接続によって、相互に電気的に接続されている。
ステップ１９０において、運搬部１４及びチップ１６、１８は、エポキシ樹脂のような良熱伝導体である電気的に非導電性材料内に封止されている。さらに、好ましくは、ラジエータのようなヒートシンクに配置されるカバーがチップ１６、１８の上面に固定されている。このカバーは、例えば、熱伝導性接着剤を用いて、直接的に、光チップ１８の上面３２およびチップ１６の上面に接着されている。これら上面は、カバーと接触する熱接着剤と直接的に接触してもよい。これは、全電気信号及び電力の供給がチップ１６、１８を介したルートで行われるという事実によって、可能になる。
次に、ステップ１９２において、システム２は、例えば、プリント回路板４に半田付けされる。
図１１は、システム２において、光チップ１８の代わりに使用されてもよい光チップ２００を示している。チップ２００は、光層３８が光層２０２によって置き換えられ、副ビア１３０が非貫通副ビア２０４によって置き換えられ、光チップ２００が第３ビア２０６を有している、こと以外は、チップ１８と同一である。
光層２０２は、さらに、副層１２２のレベル９２の内部に埋設された能動電気構成要素２１０を有すること以外、光層３８と同一である。電気構成要素２１０は、能動的になっている。これは、動作するために、電気構成要素２１０に電力が供給され、電気構成要素２１０が電気信号を放ち及び／又は受ける必要があるからである。この目的のために、構成要素２１０は、下面上に、電気接触部２１２を有している。電気接触部２１２は、従って、副層１２２の内部に埋め込まれ、接合インターフェース４０に向けられている。
ここで、副ビア２０４は、副層１２２の下レベル９４及び副層１２０のみを通り抜けつつ、電気構成要素２１０の電気接触部２１２を主ビア５２に電気的に接続する。電気構成要素２１０は、例えば、主ビア５２によって受ける電気信号から、電気制御信号を光構成要素７２に運ぶ。この目的のために、構成要素２１０は、下面上に、構成要素７２の接触部７４に接続された別の電気接触部を有している。これを行うために、副層１２２のレベル９４の内部に配置された金属相互接続網は、他の電気接触部と接触部７４とを電気的に接続する路を生成するように変更される。図１１を簡略化するために、金属相互接続網の変更は、図１１に示されていない。ビア２０４が製造される構造及び方法は、ビア１３０に関して行われる説明から、導き出される。
ビア２０６は、副層１２２のレベル９４の内部に埋め込まれた金属ライン１３５を、上面３２上に生成された電気トラック２１６に、電気的に接続するビアである。ビア２０６は、面３２から埋め込まれた金属ライン１３５まで、特に、副層９０及び光ガイドレベル９２を通り抜けることで、垂直に延びている。
電気トラック２１６は、電気チップ２００を製造する処理中、特に、ハンドル１７０を取り除く前に、構成要素２１０及び／又は７２の動作が正しいか否かのテストを可能にするテストパッドを有している。この目的のために、図１１に示されていないが、副層１２２のレベル９４の内部に配置された、金属相互接続網は、金属ライン及び金属ビアを用いて、電気接触部２１２及び／又は７４を金属ライン１３５に電気的に接続する電気路を生成するように、変更される。
ビア２０６の構造は、ここで、下側部１１０を有しないこと以外、ビア１００の構造と同一である。典型的に、ビア２０６は、ビア１００の上側部１１２と同様の方法で、一般的に、この上側部１１２と同時に、製造される。
図１２は、システム２において、光チップ１８の代わりに使用され得る光チップ２５０を示している。光チップ２５０は、貫通副ビア１００、１０２が、貫通副ビア２５２、２５４によって、それぞれ置き換えられ、構成要素７０が、レーザ源２５６によって置き換えられ、副ビア１３０が、貫通副ビア２５８、電気チップ２６０及び第３ビア２６２によって置き換えられる、こと以外は、光チップ１８と同一である。
貫通副ビア２５２、２５４は、上側部２７０が異なって生成されること以外、ビア１００、１０２とそれぞれ同一である。より正確には、上側部２７０は、ここで、充填ビアである。換言すると、上側部２７０は、穴１２６の中心の中空が導電性材料で充填されていること以外、上側部１１２と同一である。一般的に、この場合、ビア２５２、２５４の上側部２７０の最大直径は、１μｍよりも小さい。
レーザ源２５６は、接続部８６が接続部２７４によって置き換えられていること以外、構成要素７０と同一である。接続部２７４は、層７８を電気トラック１０８に電気的に接続する金属ビアである。
レーザ源２５６の導波路７６の下面は、電気接触部２６４を有している。電気接触部２６４は、非貫通ビア２６６によって、相互接続層３６に熱的に接続されている。ビア２６６は、例えば、ビア１３０と構造的に同一である。しかし、ビア１３０に対し、ビア２６６の機能は、接触部２６４を層３６の主ビアに必ずしも電気的に接続する必要はない。ここで、ビア２６４の下端は、金属ラインと直接的に機械及び電気接触し、その金属ラインは、副層４４の内部に配置され、インターフェース４０と同一面上にある。この金属ラインは、ここで、全ての主ビアから電気的に絶縁されている。ビア２６６は、ここで、良熱伝導体である材料からなる。“良熱伝導体”である材料は、典型的に、１．２Ｃ１２２よりも高い、好ましくは２Ｃ１２２又は３Ｃ１２２よりも高い熱伝導性の材料である。Ｃ１２２は、副層１２２の誘電材料の熱伝導性である。ここで、ビア２６６を生成するのに使用される材料は、ビア１３０を生成するのに使用される材料と同一である。ビア２６６の存在は、レーザ源２５６により生成される熱の熱放出を改善する。特に、導波路７６は、レーザ源２５６の動作中に、温度上昇するということは、当業者に知られている。ビア２６６が無い場合、副層１２２の誘電材料の存在によって、導波路７６から、生成された熱を効果的に取り除くことができない。ビア２６６は、ここで、金属からなり、副層１２２を通り、導波路７６を層３６に熱的に接続する、熱ブリッジを生成する。これにより、レーザ源２５６により生成された熱をより効果的に取り除くことができる。
貫通副ビア２５８は、主ビア５２を、上面３２上に生成された電気トラック２７６に、電気的かつ直接的に接続する。トラック２７６は、電気チップ２６０の第１電気接触部を半田付けするパッドを有している。ビア２５８の構造は、ここで、ビア２５２の構造と同一である。
ビア２６２は、上面３２上に生成された電気トラック２８０を、副層１２２のレベル９４の内部に埋め込まれた金属ライン１３５に、直接的、電気的に接続する。この目的のために、例えば、ビア２６２の構造は、下側部１１０が省略されていること以外、ビア２５２の構造と同一である。電気トラック２８０は、電気チップ２６０の第２電気接触部が半田付けされるパッドを有している。
ここで、金属ライン１３５は、図１１を参照して説明された金属相互接続網に類似した金属相互接続網によって、光構成要素７２の電気接触部７４に、電気的に接続されている。典型的に、電気チップ２６０は、トランスデューサであり、このトランスデューサは、主ビアによって電力が供給され、例えば、主ビア５２によって受信した電気信号に従って、光構成要素７２を制御する。
第２：変形例
第２．１：ビアの変形例
ビアの水平断面は必ずしも円ではない。例えば、ビアの断面は正方形又は長方形であってもよい。この場合、“直径”とは、この水平断面の水力直径を意味している。
前の実施形態の副ビアに示されているように、ビアの直径は、必ずしも、その全ての高さを常に超えている必要はない。この場合、ビアの“直径”とは、その高さに沿ったこのビアの最大直径を意味する。
変形として、主ビアの上側部５６が省略されている。この場合、主ビアの部分５４の上端は、直接的に、接合インターフェース４０と同一面上にある。
別の変形において、金属ビア６０が省略されている。この場合、部分５４の上端は、金属ライン５８と直接的な機械及び電気接触する。
別の実施形態において、主ビアの上側部５６は、副層４４の内部に、異なる深さで生成された複数の付加的な金属ラインを有していてもよい。部分５６の様々な金属ラインレベルが、金属ビアによって、一緒に電気的に接続されている。これらの付加的な金属ラインは、再分配層又はＲＤＬを形成し、例えば、インターフェース４０と同一面上にある複数の金属ラインが電気的に一緒に接続されるようになる。
貫通副ビアの下側部を形成するのに使用される金属相互接続網は、変形として、３つより多くの金属ラインレベルを有していてもよい。
変形として、貫通副ビアの下側部１１０は、省略されている。この場合、穴１２６の底は、主ビアの金属ライン５８上で直接的に開いている。そのような貫通副ビアは、単一の部分、すなわち、部分１１２のみを有している。
穴１２６の中心は、副層１２２の誘電材料とは異なる誘電材料で満たされていてもよい。例えば、穴１２６の中心は、有機材料で満たされている。
第２．２：光チップの構造の他の変形例
変形として、相互接続層３６は、シリコン以外の他の材料から形成されていてもよい。例えば、相互接続層３６は、ガラスからなる。
別の変形において、層３６は、１又はそれ以上の電気構成要素を有している。
光層３８の副層は、他の材料から形成されてもよい。特に、副層１２２は、例えば、アモルファスシリコン、窒化珪素ＳｉＮ、窒化酸化珪素ＳｉＯＮのような別の誘電材料を用いて、生成されてもよい。
層３８の様々な酸化物副層は、必ずしも、同一の酸化物から全て形成されている必要はない。変形として、副層１２０は、副層９０を生成するのに使用された酸化物とは異なる酸化物から形成されている。副層１２２を生成するために、副層９０の酸化物とは異なる酸化物を用いることもできる。
光層は、さらに、直径が３μｍよりも大きい、例えば、１０μｍ又は２０μｍの付加的なビアによって、通り抜けられてもよい。この場合、大きな領域の禁止領域は、これら付加的なビアのそれぞれの周りに設けられ、光構成要素は、この禁止領域内に生成されない。この禁止領域は、上記引用された文献Ｙａｎｇ２０１３で与えられた示唆に従って、寸法が設定される。しかし、たとえ、光チップがいくつかの付加的なビアを有していても、光層における光構成要素の生成は、それにもかかわらず、光構成要素の配置の拘束を制限する副ビアの存在によって、簡略化される。
任意の数の光構成要素が、副層１２２のレベル９２の内部に埋設されていてもよい。さらに、様々な光構成要素が、必ずしも、同一の深さで、レベル９２の内部に埋設されている必要はない。これは、特に、光構成要素または光構成要素部が、相互の上に積層された様々な材料層から生成されている場合である。これらの材料層は、結晶シリコンの副層、アモルファスシリコンの副層、窒化珪素ＳｉＮの副層、及び、窒化酸化珪素ＳｉＯＮの副層のグループから選択されてもよい。
別の実施形態において、構成要素７０又はレーザ源２５６は省略されている。この場合、封止層１２８は省略され、上面３２は副層９０の上面に対応している。
変形として、副ビア２６６の下端は、少なくとも１つの主ビアに電気的及び機械的に接続されている。主ビアは、電気接続を確立するため、とりわり、レーザ源により生成される熱の熱放出を改善するために、必ずしも用いられる必要はない。
ビア２６６の直径は、必ずしも、３μｍ又は１μｍよりも小さい必要はない。その直径は、これらの値よりも大きくてもよい。
レーザ源により生成される熱の熱放出を改善するための、ビア２６６の使用は、同様に、少なくとも一部が副層１２２の内部に埋め込まれている、任意のタイプの光又は電気構成要素によって生成される熱の改善に適用される。例えば、ビア２６６と類似したビアは、光構成要素７２又は電気構成要素２１０によって生成される熱を放出するのに用いられてもよい。
第２．３：他の変形例
光チップは、上面３２上に生成された電気トラックを有していてもよく、上面３２は、光構成要素を主ビアの１つに電気的に接続するのに必ずしも用いられるわけではない。例えば、図１２の実施形態で説明されているように、電気トラック２７６は、光チップの上面３２に半田付けされた電気チップを、主ビアの１つに、電気的に接続するのに用いられるだけでもよい。
一実施形態において、光チップは、非貫通副ビアを有しているだけである。この場合、全ての非貫通副ビアは、ハンドル１６４の反対側から作製される。ハンドルを取り除く順は、逆にされてもよい。ハンドル１７０は、ハンドル１６４の前に取り除かれてもよい。特に、貫通副ビアの上側部１１２を作製する必要はない。この場合も、非貫通副ビアは、層３８を層３６に接合する前に、全体的に作製される。
別の実施形態において、光チップは、貫通副ビアを有するだけある。
選択的に、チップ２６０は、図１のチップ１６に対応していてもよい。この場合、電気チップ２６０は、主ビアによって電力が供給され、電気チップ２６０が生成する電気信号で光構成要素７２を制御するＡＳＩＣである。
他の作製処理も可能である。例えば、レーザ源が副層９０上に生成されない場合、ハンドル１６４の除去後、及び、副ビアの上側部１１２の生成後、及び、ハンドル１７０の除去前に、このハンドル１７０の反対側に配置された外面は、新しいハンドル、例えば、ポリマーからなるハンドル、に接合される。次に、ハンドル１７０は除去され、再分配ライン１５０、半田微細バンプ１５２、１５３、１５４及び封止層１５６が生成される。最後に、ポリマーからなる新しいハンドルが除去される。
構成要素７０又はレーザ源２５６の一部を相互接続層に、副ビア、典型的にはビア２６６のような非貫通副ビアによって、熱的に接続するという事実は、光チップのここで説明した他の特徴とは独立して実施されてもよい。特に、これは、主ビアが、文献Ｙａｎｇ２０１３で説明されたように、光層を通り抜けるという文脈で、又は、全ての主ビアが省略されるという文脈で、実施されてもよい。
第３：説明された実施形態の利点
説明された実施形態において、主ビアは、光構成要素上に実質的な機械応力を生じさせない。特に、相互接続層３６は、完全に、光構成要素を有してない。光構成要素は、層の内部に配置されているだけである。したがって、光構成要素は、主ビアの配置に関係なく、相互に関して配置されてもよい。特に、各主ビアに関し、いかなる禁止領域からも距離をおく必要がない。光ガイドレベル９２を通り抜ける副ビアは、好ましくは、３μｍ以下、又は１μｍに等しい直径を有している。貫通副ビアは、光構成要素に機械応力を生じさせることなく、光構成要素から４μｍ又は丁度２μｍに配置されてもよい。これに対し、Ｙａｎｇ２０１３で説明された、１０μｍよりも大きい直径の貫通ビアは、光構成要素に機械応力を生じさせないように、光構成要素から４０μｍに配置されなければならない。したがって、光構成要素の直径が主ビアの直径に等しい場合、副ビアに極めて近くに光構成要素を配置することができる。主ビア及び副ビアの光チップの組み合わせによって、したがって、許容できる曲がりを有するくらい十分な厚さの光チップが得られ、ビアに対する光構成要素の配置に関する拘束を制限することができる。相互接続層は、必ずしも、埋設されたシリコン酸化物層を含まないことも留意されるであろう。許容可能な曲がりを生じさせる最小厚さは、したがって、埋設されたシリコン酸化物を含む層の厚さよりも小さい。より小さい厚さの相互接続層を有することで、特に、主ビアの寄生容量を減少させることができる。特に、この寄生容量は、主ビアの高さに比例している。
チップ１８に関し、レーザ源を酸化物層９０の上面に配置するという事実は、外部からの冷却を、特に、システムのパッケージによって、容易にする。
穴１２６の中心が電気的に非導電性材料で満たされ、その非導電性材料の熱膨張係数が被覆１２４の熱膨張係数よりも低いという事実によって、副ビアにより、その近くに配置された光構成要素上に生じる機械応力を、さらに制限することができる。
構成要素７０又はレーザ源２５６の一部を相互接続層に、副ビア、典型的には非貫通副ビアによって、熱的に接続するという事実は、さらに、動作中にレーザ源によって生成される熱の熱放出を改善しつつ、主ビアに関する光構成要素の位置における拘束を制限することができる。

Claims (13)

  1. チップの面と称す面に実質的に配置された光チップであって、
    前記光チップは、
    前記チップの面に平行な上面（３２）及び下面（３４）を有する基板（３０）であって、前記基板は、前記上面及び下面の間に、光構成要素を有しない、５０μｍよりも大きい厚さの相互接続層（３６）と、接合インターフェース（４０）で前記相互接続層に接合された光層（３８；２０２）と、前記光層（３８；２０２）の内部に埋設された少なくとも１つの光構成要素（７０、７２；２５６）と、前記光層（３８；２０２）の内部に埋め込まれた電気接触部（７４；２１２；２６４）からなるグループから選択される電気端子と、を有し、前記埋め込まれた電気接触部は、前記光構成要素（７２）、又は、電気構成要素（２１０）、及び、前記基板の上面に生成された電気トラック（１０６、１０８；２７６、２８０）の電気接触部である、前記基板（３０）と、
    前記基板の下面に生成され、半田バンプ（１５２、１５３、１５４）によって、別の運搬部（１４）に電気的に接続される電気的な接続パッドと、
    前記下面（３４）と同一面上にある下端から上端まで前記相互接続層を通って延び、前記接続パッドの１つを前記電気端子に電気的に接続すると共に、１０μｍ以上の直径を有する主ビア（５０、５１、５２）と、
    を備え、
    前記光層（３８；２０２）の厚さは、１５μｍよりも小さく、
    前記主ビア（５０、５１、５２）は、前記下面（３４）と前記接合インターフェース（４０）間だけ前記相互接続層を通って延び、前記主ビアは前記光層（３８；２０２）の内部に延びておらず、
    前記光チップは、前記主ビアを前記光層の内部に延ばす副ビア（１００、１０２、１３０；２０４；２５２、２５４、２５８）を有し、前記主ビアを前記電気端子に電気的に接続し、
    前記副ビアは、前記光層（３８；２０２）の内部で、前記接合インターフェース（４０）から電気端子まで延び、
    前記副ビアの最大直径は３μｍよりも小さく、
    前記主ビア（５０、５１、５２）の上端は、前記接合インターフェース（４０）と同一面上にある、
    光チップ。
  2. 請求項１記載の光チップであって、
    前記電気端子は、前記基板の上面に生成された電気トラック（１０６、１０８；２７６、２８０）であり、
    前記光チップは、前記光層（３８；２０２）の内部に埋め込まれた金属ライン（１１４）を有し、前記埋め込まれた金属ラインは、前記チップの面に平行な面に主として配置され、
    前記副ビアは、
    前記光層を通り、前記接合インターフェースから前記埋め込まれた金属ラインまで延びる副ビアの第１部（１１０）と、
    前記光層を通り、前記埋め込まれた金属ラインから前記電気端子まで延びる副ビアの第２部（１１２）と、を有し、
    前記副ビアの第２部は、前記埋め込まれた金属ライン（１１４）を前記電気端子に電気的に接続する、
    光チップ。
  3. 請求項２記載の光チップであって、
    前記副ビアの第１部（１１０）は、前記チップの面に平行に主として延びる金属ライン（１１４、１１６）を相互に電気的に接続する金属ビア（１１８）を有し、
    前記金属ラインは、前記光層（３８；２０２）の内部に上下に配置され、
    前記金属ビアの最大直径は３μｍよりも大きく、
    前記副ビアの第２部（１１２）は、穴（１２６）の壁上に配置された導電性材料からなる被覆（１２４）を有し、
    前記穴は、前記上面から前記金属ライン（１１４）まで掘り込まれ、その中心が電気的に非導電性材料で満たされ、
    前記電気的に非導電性材料の熱膨張係数は、０．８Ｃ１２４よりも低く、Ｃ１２４は前記被覆の熱膨張係数である、
    光チップ。
  4. 請求項１記載の光チップであって、
    前記電気端子は、前記光構成要素（７２）又は前記電気構成要素（２１０）の埋め込まれた電気接触部（７４；２１２）である、
    光チップ。
  5. 請求項４記載の光チップであって、
    前記副ビア（１３０）は、前記光層を通り、前記接合インターフェースから直接的に前記電気端子（７４；２１２）まで延び、前記電気端子を前記主ビアに接続する、
    光チップ。
  6. 請求項１記載の光チップであって、
    前記電気端子は、前記光構成要素（７２）又は前記電気構成要素（２１０）の埋め込まれた電気接触部（７４；２１２）であり、
    前記光チップは、
    前記基板の上面に生成された電気トラック（２１６）と、
    前記光層の内部に埋め込まれ、前記電気端子に電気的に接続され、前記チップの面に平行に主として延びている金属ライン（１３５）と、
    前記埋め込まれた金属ラインから前記基板の上面に生成された電気トラックまで延び、直径が３μｍよりも小さい第３ビア（２０６）と、
    を有する、
    光チップ。
  7. 請求項１乃至６のうちのいずれか１項記載の光チップであって、
    前記光層は、連続的に、前記上面から前記接合インターフェース（４０）まで、
    前記光構成要素（７０、７２；２５６）又は電気構成要素（２１０）の少なくとも一部（７６）が、前記接合インターフェース（４０）に向けられた酸化物副層（９０）の側に生成された、前記酸化物副層（９０）と、
    前記光構成要素又は電気構成要素の少なくとも一部（７６）が誘電材料内で封止されている封止副層（１２２）と、を有し、
    前記光構成要素（７０、７２；２５６）又は電気構成要素（２１０）の少なくとも一部（７６）は、前記封止副層（１２２）の内部に埋め込まれた電気接触部（２６４）を有し、
    前記光チップは、前記光層の内部で、前記接合インターフェース（４０）から前記光構成要素（２５６）又は電気構成要素の少なくとも一部（７６）の前記埋め込まれた電気接触部（２６４）まで延びる付加的なビア（２６６）を有し、
    前記付加的なビアは、熱伝導性が１．２Ｃ１２２よりも高い材料から形成され、Ｃ１２２は前記封止副層（１２２）の誘電材料の熱伝導性である、
    光チップ。
  8. 請求項７記載の光チップであって、
    前記付加的なビア（２６６）は、いかなる主ビアからも電気的に絶縁されている、
    光チップ。
  9. 請求項７又は８記載の光チップであって、
    前記光構成要素の少なくとも一部が前記封止副層（１２２）内に封止され、前記光構成要素はレーザ源（２５６）である、
    光チップ。
  10. 請求項１乃至９のうちのいずれか１項記載の光チップであって、
    前記副ビアの最大直径は、１μｍよりも小さい、
    光チップ。
  11. 請求項１乃至１０のうちのいずれか１項記載の光チップを作製する方法であって、
    前記方法は、次のステップを含み、
    ２５０μｍよりも大きい厚さの第１ハンドル（１６４）に固定された前記光層（３８；２０２）の少なくとも一部を設け（１６０）、前記光層（３８；２０２）の少なくとも一部は、前記光層（３８；２０２）の部分の内部に埋め込まれた少なくとも１つの光構成要素（７０、７２；２５６）と、前記第１ハンドルの反対側の第１接合面（１６６）と、を有し、
    ２５０μｍよりも大きい厚さの第２ハンドル（１７０）に固定された５０μｍよりも大きな厚さの相互接続層を設け（１６２）、
    前記相互接続層は、
    前記第２ハンドルの反対側の第２接合面（１７２）と、
    前記相互接続層を通って下端から前記接合インターフェース（４０）と同一面上にある上端まで延びる前記主ビアであって、前記主ビアは、接続パッドを、前記光層（３８；２０２）の内部に埋め込まれた電気接触部（７４；２１２；２６４）からなるグループから選択された電気端子に、電気的に接続し、前記埋め込まれた電気接触部は、前記光構成要素（７２）、又は、電気構成要素（２１０）、及び、前記基板の上面に生成された電気トラック（１０６、１０８；２７６、２８０）、の電気接触部であり、前記主ビアが１０μｍ以上の直径を有する、前記主ビア（５０、５１、５２）と、
    光構成要素を有しない前記相互接続層と、
    を有し、
    前記第１接合面を前記第２接合面に接合し（１７４）、前記接合インターフェース（４０）を取得し、
    前記第２ハンドルを取り除き（１８２）、前記主ビアの下端及び前記光チップの基板の下面（３４）のカバーを外し、前記下面に電気接続パッドを生成し、前記パッドのそれぞれは、半田バンプによって、別の運搬部（１４）に接続され、
    前記接合の前又は後に、前記主ビアを前記光層の内部に延ばすことができる副ビアを作製し（１６０、１８０）、前記主ビアを前記電気端子に電気的に接続し、前記副ビアは前記光層の内部で前記接合インターフェースから前記電気端子まで延びており、前記副ビアの最大直径は３μｍよりも小さい、
    方法。
  12. 請求項１１記載の方法であって、
    前記副ビアの作製では、
    前記接合の前、又は、前記第１ハンドルの除去前に、前記副ビアの第１部を生成し（１６０）、
    前記副ビアの第１部の生成では、
    前記光層の少なくとも一部の内部に埋め込まれた少なくとも１つの金属ライン（１１４）、及び、前記第１接合面と同一面上にある金属ライン（１１６）であって、それぞれ、前記チップの面に平行な面に主に配置された前記金属ラインと、
    前記金属ラインを相互に電気的に接続する金属ビア（１１８）と、
    を生成し、
    前記第１ハンドルの除去後の前記接合の後、前記基板の上面から、
    前記電気端子を形成している前記上面の電気トラックと、
    前記光層を通り、前記埋め込まれた金属ラインから前記上面まで延びる前記副ビアの第２部であって、前記金属ラインを前記電気端子に電気的に接続する前記副ビアの第２部と、
    を生成する（１０８）、
    方法。
  13. 請求項１２記載の方法であって、
    前記副ビアの第２部の生成（１８０）では、
    前記上面から、前記埋め込まれた金属ライン上に現れる穴（１２６）を生成し、
    前記穴の壁上に、電気的な導電性材料で形成された被覆（１２４）を配置し、前記金属ラインを前記電気端子に電気的に接続し、
    前記穴の中心に電気的な非導電性材料を配置し、前記穴を塞ぎ、前記電気的な非導電性材料の熱膨張係数が０．８Ｃ１２４よりも低く、Ｃ１２４は前記被覆の熱膨張係数である、
    方法。
JP2019099689A 2018-06-08 2019-05-28 ビアが通り抜ける光チップ Active JP7345279B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FR1855010 2018-06-08
FR1855010A FR3082354B1 (fr) 2018-06-08 2018-06-08 Puce photonique traversee par un via

Publications (2)

Publication Number Publication Date
JP2020053673A JP2020053673A (ja) 2020-04-02
JP7345279B2 true JP7345279B2 (ja) 2023-09-15

Family

ID=63637998

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2020567984A Active JP7316304B2 (ja) 2018-06-08 2019-05-14 埋設型レーザ光源を備えた光チップ
JP2019099689A Active JP7345279B2 (ja) 2018-06-08 2019-05-28 ビアが通り抜ける光チップ

Family Applications Before (1)

Application Number Title Priority Date Filing Date
JP2020567984A Active JP7316304B2 (ja) 2018-06-08 2019-05-14 埋設型レーザ光源を備えた光チップ

Country Status (7)

Country Link
US (2) US12021347B2 (ja)
EP (2) EP3811423B1 (ja)
JP (2) JP7316304B2 (ja)
CN (2) CN112219288B (ja)
CA (2) CA3102321A1 (ja)
FR (1) FR3082354B1 (ja)
WO (1) WO2019234323A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10374386B1 (en) * 2018-06-07 2019-08-06 Finisar Corporation Chip on carrier
FR3091406B1 (fr) * 2018-12-31 2021-01-15 Centre National De Recherche Scient Cnrs Matériau pour l’isolation électrique et procédé de fabrication
WO2021120433A1 (zh) 2019-12-20 2021-06-24 青岛海信宽带多媒体技术有限公司 光模块
US11592618B2 (en) * 2020-06-10 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Photonic semiconductor device and method of manufacture

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005182033A (ja) 2003-12-17 2005-07-07 Internatl Business Mach Corp <Ibm> 光相互接続モジュール用のシリコン・キャリア
US20100267176A1 (en) 2009-04-20 2010-10-21 Industrial Technology Research Institute Light emitting apparatus and fabrication method thereof
JP2015184588A (ja) 2014-03-25 2015-10-22 日本電気株式会社 光電気集積回路及び光インタポーザ
JP2020519015A (ja) 2017-04-27 2020-06-25 ザ リサーチ ファンデーション フォー ザ ステート ユニバーシティ オブ ニューヨーク ウェハスケール接着アクティブフォトニクスインタポーザ

Family Cites Families (47)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005501413A (ja) 2001-08-24 2005-01-13 エムシーエヌシー リサーチ アンド デベロップメント インスティテュート 貫通ビア垂直配線、貫通ビア型ヒートシンク及び関連する形成方法
JP2004020767A (ja) 2002-06-14 2004-01-22 Hitachi Cable Ltd 光−電気複合基板及びその製造方法
US8029152B2 (en) 2005-03-24 2011-10-04 Kyocera Corporation Package for light-emitting device, light-emitting apparatus, and illuminating apparatus
US8154131B2 (en) * 2005-06-14 2012-04-10 Cufer Asset Ltd. L.L.C. Profiled contact
US7633167B2 (en) * 2005-09-29 2009-12-15 Nec Electronics Corporation Semiconductor device and method for manufacturing same
US7613369B2 (en) * 2006-04-13 2009-11-03 Luxtera, Inc. Design of CMOS integrated germanium photodiodes
US20100103634A1 (en) * 2007-03-30 2010-04-29 Takuo Funaya Functional-device-embedded circuit board, method for manufacturing the same, and electronic equipment
US7639719B2 (en) 2007-12-31 2009-12-29 Intel Corporation Thermal shunt for active devices on silicon-on-insulator wafers
JPWO2009107742A1 (ja) * 2008-02-28 2011-07-07 日本電気株式会社 半導体装置
JP5370365B2 (ja) * 2008-07-07 2013-12-18 日本電気株式会社 光配線構造
US8877616B2 (en) * 2008-09-08 2014-11-04 Luxtera, Inc. Method and system for monolithic integration of photonics and electronics in CMOS processes
FR2938976A1 (fr) * 2008-11-24 2010-05-28 St Microelectronics Grenoble Dispositif semi-conducteur a composants empiles
US8704375B2 (en) * 2009-02-04 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier structures and methods for through substrate vias
US20110291153A1 (en) * 2010-05-31 2011-12-01 Yang ming-kun Chip submount, chip package, and fabrication method thereof
WO2012061182A1 (en) * 2010-11-03 2012-05-10 3M Innovative Properties Company Flexible led device with wire bond free die
DE102010054898A1 (de) * 2010-12-17 2012-06-21 Osram Opto Semiconductors Gmbh Träger für einen optoelektronischen Halbleiterchip und Halbleiterchip
US9137903B2 (en) 2010-12-21 2015-09-15 Tessera, Inc. Semiconductor chip assembly and method for making same
US8741684B2 (en) * 2011-05-09 2014-06-03 Imec Co-integration of photonic devices on a silicon photonics platform
US8912017B2 (en) * 2011-05-10 2014-12-16 Ostendo Technologies, Inc. Semiconductor wafer bonding incorporating electrical and optical interconnects
JP5767864B2 (ja) 2011-06-07 2015-08-26 日本オクラロ株式会社 光素子、光素子を含む変調器モジュール、光素子を含むレーザ集積変調器モジュール、及び、光素子の製造方法
WO2013086047A1 (en) * 2011-12-06 2013-06-13 Cornell University Integrated multi-chip module optical interconnect platform
US20140133105A1 (en) * 2012-11-09 2014-05-15 Nvidia Corporation Method of embedding cpu/gpu/logic chip into a substrate of a package-on-package structure
US8773562B1 (en) * 2013-01-31 2014-07-08 Apple Inc. Vertically stacked image sensor
FR3007589B1 (fr) 2013-06-24 2015-07-24 St Microelectronics Crolles 2 Circuit integre photonique et procede de fabrication
KR20150139660A (ko) * 2014-06-03 2015-12-14 삼성전자주식회사 전자소자 패키지
FR3023066B1 (fr) * 2014-06-30 2017-10-27 Aledia Dispositif optoelectronique comprenant des diodes electroluminescentes et un circuit de commande
US20170207600A1 (en) * 2014-07-14 2017-07-20 Biond Photonics Inc. 3d photonic integration with light coupling elements
FR3024910A1 (fr) 2014-08-18 2016-02-19 St Microelectronics Crolles 2 Procede de fabrication d'un circuit integre photonique couple optiquement a un laser en un materian iii-v
FR3025056B1 (fr) 2014-08-22 2016-09-09 Commissariat Energie Atomique Dispositif laser et procede de fabrication d'un tel dispositif laser
US9344200B2 (en) * 2014-10-08 2016-05-17 International Business Machines Corporation Complementary metal oxide semiconductor device with III-V optical interconnect having III-V epitaxial semiconductor material formed using lateral overgrowth
FR3028050B1 (fr) 2014-10-29 2016-12-30 Commissariat Energie Atomique Substrat pre-structure pour la realisation de composants photoniques, circuit photonique et procede de fabrication associes
US9705051B2 (en) * 2014-11-18 2017-07-11 PlayNitride Inc. Light emitting device
US9678271B2 (en) * 2015-01-26 2017-06-13 Oracle International Corporation Packaged opto-electronic module
US9461441B2 (en) * 2015-02-09 2016-10-04 Stmicroelectronics Sa Integrated hybrid laser source compatible with a silicon technology platform, and fabrication process
CN104966992B (zh) * 2015-05-27 2018-03-13 中国科学院长春光学精密机械与物理研究所 内建纳米通道冷却量子级联半导体激光器及其制备方法
US9786641B2 (en) * 2015-08-13 2017-10-10 International Business Machines Corporation Packaging optoelectronic components and CMOS circuitry using silicon-on-insulator substrates for photonics applications
US20170054039A1 (en) * 2015-08-20 2017-02-23 Globalfoundries Singapore Pte. Ltd. Photonic devices with through dielectric via interposer
US9899355B2 (en) * 2015-09-30 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional integrated circuit structure
US20170148955A1 (en) * 2015-11-22 2017-05-25 Cyntec Co., Ltd. Method of wafer level packaging of a module
US10042115B2 (en) * 2016-04-19 2018-08-07 Stmicroelectronics (Crolles 2) Sas Electro-optic device with multiple photonic layers and related methods
FR3053538B1 (fr) * 2016-06-30 2018-08-17 Commissariat Energie Atomique Source laser a semi-conducteur
US9748167B1 (en) * 2016-07-25 2017-08-29 United Microelectronics Corp. Silicon interposer, semiconductor package using the same, and fabrication method thereof
CN108075355A (zh) 2016-11-16 2018-05-25 苏州旭创科技有限公司 基于soi结构的热不敏感激光器
US10976491B2 (en) * 2016-11-23 2021-04-13 The Research Foundation For The State University Of New York Photonics interposer optoelectronics
FR3066615B1 (fr) 2017-05-17 2019-11-15 Commissariat A L'energie Atomique Et Aux Energies Alternatives Puce photonique a structure de collimation integree
US10090342B1 (en) * 2017-08-01 2018-10-02 Semiconductor Components Industries, Llc Stacked image sensor capacitors and related methods
US11550099B2 (en) * 2018-11-21 2023-01-10 The Research Foundation For The State University Of New York Photonics optoelectrical system

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005182033A (ja) 2003-12-17 2005-07-07 Internatl Business Mach Corp <Ibm> 光相互接続モジュール用のシリコン・キャリア
US20100267176A1 (en) 2009-04-20 2010-10-21 Industrial Technology Research Institute Light emitting apparatus and fabrication method thereof
JP2015184588A (ja) 2014-03-25 2015-10-22 日本電気株式会社 光電気集積回路及び光インタポーザ
JP2020519015A (ja) 2017-04-27 2020-06-25 ザ リサーチ ファンデーション フォー ザ ステート ユニバーシティ オブ ニューヨーク ウェハスケール接着アクティブフォトニクスインタポーザ

Also Published As

Publication number Publication date
CN112219288A (zh) 2021-01-12
US12021347B2 (en) 2024-06-25
CN110581436A (zh) 2019-12-17
JP2020053673A (ja) 2020-04-02
JP2021527320A (ja) 2021-10-11
CA3102321A1 (fr) 2019-12-12
EP3579286B1 (fr) 2021-01-20
US20190379177A1 (en) 2019-12-12
FR3082354A1 (fr) 2019-12-13
US11114818B2 (en) 2021-09-07
CA3044150A1 (fr) 2019-12-08
JP7316304B2 (ja) 2023-07-27
EP3579286A1 (fr) 2019-12-11
US20210234334A1 (en) 2021-07-29
CN112219288B (zh) 2024-05-24
FR3082354B1 (fr) 2020-07-17
WO2019234323A1 (fr) 2019-12-12
EP3811423B1 (fr) 2022-08-17
CN110581436B (zh) 2024-04-16
EP3811423A1 (fr) 2021-04-28

Similar Documents

Publication Publication Date Title
CN112530925B (zh) 封装件及其形成方法
JP7345279B2 (ja) ビアが通り抜ける光チップ
US10333623B1 (en) Optical transceiver
CN110718593B (zh) 半导体结构及其形成方法
CN110890349B (zh) 一种带有光互连接口的光电芯片三维封装结构及其制造方法
KR100656218B1 (ko) 반도체 또는 유전체 웨이퍼 상에 제조된 패키지 상의 시스템
US6819001B2 (en) Interposer, interposer package and device assembly employing the same
TWI822265B (zh) 半導體封裝件及其形成方法
CN112005370A (zh) 用于光子芯片和电气芯片集成的集成电路桥
CN115248477B (zh) 封装件及其形成方法
TW201921705A (zh) 半導體裝置及其製造方法
CN219873494U (zh) 一种封装结构
WO2024244237A1 (zh) 芯片组件、芯片转接板及芯片组件的制备方法
TW202414722A (zh) 具有重構晶圓上晶片接合或堆疊重構晶圓接合之3d封裝
US20240387491A1 (en) Photonic packages with modules and formation method thereof
TWI870066B (zh) 積體電路裝置的製造方法及光學裝置
TWI869954B (zh) 半導體封裝及其製造方法
US20240413125A1 (en) Semiconductor package
CN118625461A (zh) 封装结构及其形成方法
TW202510212A (zh) 積體電路裝置的製造方法及光學裝置
CN117784324A (zh) 光电互连结构及其制作方法
KR20250033590A (ko) 반도체 패키지 및 반도체 패키지의 제조 방법
CN118625460A (zh) 半导体封装件及其制造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220518

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20230221

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20230222

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20230518

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230720

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230808

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230905

R150 Certificate of patent or registration of utility model

Ref document number: 7345279

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150