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JP7316304B2 - 埋設型レーザ光源を備えた光チップ - Google Patents

埋設型レーザ光源を備えた光チップ Download PDF

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Description

本発明は、埋込型レーザ光源を備えた光チップと、そのような光チップを製造するための方法に関する。
光チップは、基本的には平面（以下、「チップ平面」と称する）に設けられる。
従来の光チップは、
チップ平面に平行な上面及び下面を有する基板を備えており、この基板は、上面と下面の間に、
５０μｍを超える厚さを有するキャリアであって、光学部品が配置されていないキャリアと、
接着面を介してキャリアに接着された光学層と、
この光学層は、上面から接着面まで連続して、酸化物サブレイヤ及び埋込サブレイヤを含み、
光学層に埋め込まれたレーザ光源とを備えており、
このレーザ光源は、接着面に対向する酸化物サブレイヤの面に設けられたウェーブガイドであって、埋込層の誘電体材料に埋め込まれたウェーブガイドを備えており、このウェーブガイドは、埋込サブレイヤに埋め込まれた第１の電気接点を含む。
このような光チップは、例えば、J.Durel等の文献（"First Demonstration of a Back-Side Integrated Heterogeneous Hybrid ＩＩＩ－Ｖ/Si DBR Lasers for Si-Photonics Applications", IEEE International Electron Devices Meeting (IEDM), December 2016）に記載されている。
このチップは、特に製造が容易であるという利点がある。しかしながら、この利点を継承しつつ、レーザ光源が動作中に生成する熱の放散を改善し、その利点をさらに得られるようにすることが所望される。この目的のために、本発明は、そのような光チップに関し、当該光チップは、光学層において、接着面からウェーブガイドの第１の埋込型電気接点まで延在するビアを形成する相互接続金属ネットワークを備えており、この相互接続金属ネットワークは、チップ平面に主に平行に延在する金属線を互いに電気的に接続する金属ビアを含み、これらの金属線は、光学層内において上下に配置される。
この光チップの実施形態は、従属請求項の１以上の特徴を含むことができる。
本発明の別の目的は、本特許出願の第１の目的である光チップを製造する工程である。
本発明は、以下の説明を読むことにより、より理解されるであろう。その説明は、単に非限定的な例示であり、以下の図面を参照する。
図１は、光チップを備えるシステムの概略図である。 図２は、図１のシステムの光チップの概略的な垂直断面図である。 図３は、図１のシステムの光チップのウェーブガイドの垂直断面における部分的な概略図である。 図４は、図１のシステムを製造する工程を示すフローチャートである。 図５は、図２の光チップの製造の様々な状態を示す垂直断面図である。 図６は、図２の光チップの製造の様々な状態を示す垂直断面図である。 図７は、図２の光チップの製造の様々な状態を示す垂直断面図である。 図８は、図２の光チップの製造の様々な状態を示す垂直断面図である。 図９は、図２の光チップの製造の様々な状態を示す垂直断面図である。 図１０は、図２の光チップの製造の様々な状態を示す垂直断面図である。 図１１は、図２の光チップの製造の様々な状態を示す垂直断面図である。 図１２は、図２の光チップの第１の変形例の概略的な垂直断面図である。 図１３は、図２の光チップの第２の変形例の概略的な垂直断面図である。これらの図では、同じ参照番号を用いて、同一の光学部品が示される。本説明の他の部分では、当業者に周知の特徴及び機能について詳細に説明しない。
セクションＩ：例示的な実施形態
図１は、はんだバンプ配列６を介して、プリント回路基板４、すなわちＰＣＢにはんだ付けされたシステム２の一部を示す。図を簡略化するため、配列６の４つのバンプ８～１１のみが示される。
システム２は、通常、内部に電子及び光学チップが収容される平行六面体のパッケージ形状をしている。システム２のはんだバンプのみが、このパッケージの下面から突出する。説明を簡略化するため、このパッケージは、図１には示されていない。パッケージ内のシステム２は、「システムインパッケージ」として知られている。より一般的には、システム２は通常、「集積回路」とも呼ばれている。
本説明の他の部分では、水平は、図の直交座標系ＲのＸ方向及びＹ方向によって定義される。直交座標系ＲのＺ方向は、垂直方向に対応する。「下側」、「上側」、「より上」、「より下」、「上」及び「底」等の用語は、このＺ方向に対して定義される。
システム２は、その下部にキャリア１４を備える。配列６のバンプは、キャリア１４の下面に直接配置される。キャリア１４及び配列６は、ともにＢＧＡ（「ボール・グリッド・アレイ」の頭字語）として知られている。キャリア１４の上面には、電子チップ及び／又は光チップがはんだ付けされるパッドが設けられる。図１に示す例では、システム２は、１つの電子チップ１６と、１つの光チップ１８とを備える。これらの２つの電子チップ１６及び光チップ１８の双方は、キャリア１４の上面に直接はんだ付けされる。
電子チップは、互いに接続され、予め設定された機能を実行する電子部品のみを備えている。従って、電子チップ１６は、光学部品を備えていない。
これに対し、光チップ１８は、予め設定された機能を実行する光学部品を備える。光学部品は、動作中に光信号を生成し、変更し、又は導く部品である。通常、光信号の波長λは１２００ｎｍ～１７００ｎｍである。一般に、これらの光学部品の少なくとも１つは、アクティブ光学部品、すなわち光学部品であり、これは、
正しく機能するために電流又は電圧を供給する必要があり、及び／又は、
光信号を電気信号に変換し（光検出器の場合）、又は電気信号を光信号に変換する（光変調器の場合）。
本実施形態では、光チップ１８は、電子部品を備えていない。
電力を供給し、又は電気信号を通信するために、システム２の電子チップ１６及び光チップ１８は、キャリア１４の上面のパッドチップに電気的に接続される。また、電子チップ１６及び光チップ１８は、プリント回路基板４に接続される。この目的のために、ここでは、電子チップ１６及び光チップ１８はそれぞれ、はんだマイクロバンプ配列２０及び２２により、キャリア１４の上面の個別のパッドにはんだ付けされる。図１には、配列２０及び２２として、電子チップ１６及び光チップ１８の下に位置する、はんだ付けされたいくつかのマイクロバンプが示されている。例えば、はんだマイクロバンプは、「Ｃ４バンプ」として知られている。
キャリア１４は、主に水平に延在する接続部２４等の電気接続部を備える。接続部２４は、キャリア１４の上面の特定のパッドを互いに電気的に接続し、これらのパッドにはんだ付けされた複数のチップの間の電気信号又は電力の交換を可能にする。また、接続部２６及び２８等の垂直接続部が、キャリア１４の中を通る。一般に、これらの垂直接続部は、再配線層（ＲＤＬ：Redistribution Layer）の水平金属線に接続される。ここでは、この再配線層の１本の金属線２５のみが示される。再配線層の水平金属線は、特定の垂直接続部を、対応する配列６のはんだバンプに電気的に接続する。特に、垂直接続部により、電子チップ１６及び光チップ１８に電力を供給することができ、また、プリント回路基板４にはんだ付けされた他のチップと電気信号を通信することができる。水平接続部及び垂直接続部とは異なり、キャリア１４は通常、電気部品及び光学部品を備えていない。
図２は、光チップ１８の一部をより詳細に示す。光チップ１８は、水平な上面３２及び水平な下面３４を有する基板３０を備える。基板３０は、これらの面３２及び３４の間に、底部から上部に積層された相互接続層３６及び光学層３８を備える。
より正確には、相互接続層３６及び光学層３８は、実質的に水平な平面に位置する接着面４０により、互いに直接接着される。光学層３８の上面は上面３２に対応し、相互接続層３６の下面は下面３４に対応する。
相互接続層３６は、主に非導電性材料で作られている。本説明において、「非導電性材料」という表現は、２０℃における導電性が１０-１又は１０-２Ｓ／mよりも低い材料を意味する。従って、この非導電性材料は、ドープされていないシリコン等の半導体又はガラス等の電気絶縁材料とし得る。電気絶縁材料は、２０℃における導電率が１０-９Ｓ／m未満、好ましくは１０-１５Ｓ／m又は１０-１６Ｓ／m未満の材料である。以下、電気絶縁材料を「誘電材料」と称する。ここでは、非導電性材料は、ドープされていない結晶シリコンである。反対に、本説明では、「伝導性材料」又は「導電性材料」という表現は、２０℃における導電性が通常、１０５又は１０６Ｓ／mよりも高い材料を示す。
ここでは、相互接続層３６は、非ドープのシリコンで作られたサブレイヤ４２と、サブレイヤ４２上に直接作られた表面サブレイヤ４４とを含む。ここでは、サブレイヤ４４は、二酸化ケイ素で作られる。
サブレイヤ４２の下面は、下面３４に対応する。サブレイヤ４２の厚さは、非常に大きく、非常に硬いため、撓み難い。特に、サブレイヤ４２は、光チップ１８を取り扱うことができる程十分な厚さを有する。従って、相互接続層３６は、光学層３８のキャリアとして機能する。この目的のため、サブレイヤ４２の厚さは、５０μｍよりも大きく、８０μｍよりも大きく、又は１００μｍよりも大きい。
サブレイヤ４２は、基板３０の垂直方向の電気的接続を可能にするビア（以下、「第１のビア」と称する）を備える。第１のビアはそれぞれ、下端部から上端部まで延在する。下端部は、下面３４と同一平面上にある。上端部は、接着面４０と同一平面上にある。従って、これらの第１のビアは、相互接続層３６の厚さ方向を通る。反対に、第１のビアは、光学層３８を通らず、光学層３８に入らない。
相互接続層３６は、酸化ケイ素埋込層を含まない。従って、許容可能な撓みを生み出す、その最小の厚さは、そのような酸化ケイ素埋込層を含む層の厚さ未満である。特に、厚さを薄くすることにより、第１のビアの高さに比例する第１のビアの寄生容量を低減することができる。従って、サブレイヤ４２の厚さは、１５０μｍよりも小さく、又は１００μｍ未満であることが好ましい。
図２は、３つの第１のビア５０～５２のみを示す。しかしながら、通常、相互接続層３６は、さらに多くの第１のビアを備える。例えば、全ての第１のビアは、構造的に同じあるため、以下、第１のビア５０のみを詳細に説明する。
第１のビア５０は、従来の方法で製造される。例えば、これについて、読者は、Ken Miyairi等の文献（Full integration and electrical characterization of 3D Silicon Interposer demonstrator incorporating high density TSVs and interconnects", 45th International Symposium on Microelectronics, 2012）を参照することができる。以下、ビア５０の詳細についてのみ説明する。
本実施形態では、ビア５０は、底部から頂部に形成され、垂直の棒状の下部５４から、また、相互接続金属ネットワーク形状の上部５６から形成される。
下部５４は、ビア５０の下端部から上部５６まで水平に延在する。下部の垂直断面積は、その高さ全体において実質的に一定である。以下、その高さ及び直径をそれぞれＨ１及びＤ１で示す。下部５４は、相互接続層３６の厚さの少なくとも８０％を通り、少なくとも９０％又は９５％を通ることが好ましい。相互接続層３６の厚さが大きいため、直径Ｄ１も大きくなり、アスペクト比Ｈ１／Ｄ１が１０／１又は８／１よりも低くなる。具体的には、アスペクト比が１０／１を超えるビアを製造することは困難である。ここでは、高さＨ１は、サブレイヤ４２の厚さの８０％、９０％又は９５％よりも大きい。これらの条件では、高さＨ１は、８０μｍ及び１４２.５μｍの間であり、通常、９５μｍ及び１３０μｍの間である。従って、直径Ｄ１は、通常、１０μｍ及び２０μｍである。サブレイヤ４２がシリコン等の半導体で作られている場合、下部５４は、電気絶縁材料の薄いコーティングにより、この半導体から電気的に絶縁されることが好ましい。図を簡略化するため、この電気絶縁材料のコーティングは示されていない。下部５４は、銅等の金属で作られる。
ビア５０の上部５６は、相互接続金属ネットワークによって形成される。従って、この上部５６は、
主に水平に延在する複数の金属線と、
これらの金属線を電気的に接続する複数の金属ビアとを含む。
「ビア」は、垂直の電気的接続、すなわち、光チップの平面に主に垂直な方向に延在するものであることが想起されるであろう。
金属線と、好ましくは金属ビアは、酸化ケイ素サブレイヤ４４に形成される。ここでは、上部５６は、
接着面４０と同一平面上にある金属線５８と、
この金属線５８を下部５４の上部に直接接続する金属ビア６０とを備える。
本明細書では、「金属ビア」は、金属製のビアを意味しており、その直径は通常小さく、すなわち、その直径は、３μｍ未満であり、１μｍ未満であることが多い。金属ビアの高さも低く、すなわち、３μｍ又は１μｍ未満である。
ここでは、金属は銅である。そのような相互接続金属ネットワークの構造は、当業者に周知である。これは、再配線層、すなわちＲＤＬの相互接続金属ネットワークの問題である。
サブレイヤ４４の厚さは、通常、１０μｍ又は３μｍ未満である。
上部５６の直径は、その金属ビアの最大直径に等しい。従って、ここでは、上部５６の直径は１０μｍ未満であり、通常、３μｍ又は１μｍ未満である。
光学層３８は、この層に埋め込まれた少なくとも１つの光学部品を含む。ここでは、光学部品は、光変調器、レーザ光源、ウェーブガイド、光検出器、デマルチプレクサ、及び光マルチプレクサを含む群から選択される。この群の光学部品では、ウェーブガイド以外の全てがアクティブ光学部品である。
本実施形態では、光学層３８に埋め込まれた２つの光学部品７０，７２のみが示されている。光学部品７０はレーザ光源であり、光学部品７２は光変調器である。光学部品７２は、電気制御信号に応じて、それを通る光信号の位相、振幅又は強度を変更することができる。そのような光変調器は周知であるため、光学部品７２については、詳細に説明しない。光学部品７２は、電気制御信号を受信するように構成された電気接点７４を備える。ここでは、この電気接点７４は、光学層３８に埋め込まれる。本実施形態では、電気接点７４は、光学部品７２の下面に配置される。従って、電気接点７４は、接着面４０に面する。この構成では、電気接点７４は、光学部品７２の下側からのみアクセスが可能である。
光学部品７０は、ハイブリッドＩＩＩ－Ｖ／シリコンのレーザ光源である。光学部品７０は、例えば、分散フィードバック（ＤＦＢ）レーザ又は分布ブラッグ反射器（ＤＢＲ）レーザである。そのようなレーザ光源は当業者に周知であるため、ここでは詳細に説明しない。ここでは、特に、光学部品７０は、ウェーブガイド７６を備えており、互いに直接積層された
ｎドープ半導体で作られた下層７８と、
活性層８０と、
ｐドープ半導体で作られた上層８２とを備える。
また、光学部品７０は、それぞれ上層８２及び下層７８と直接接続する上側接点８４及び下側接点８６を備える。
活性層８０は、適切な電位差が接点８４及び８６に生じた場合、光学部品７０によって放射された光信号を生成する。
ここでは、下層７８は、ウェーブガイド７６に光学的に接続される。これを実現するために、下層７８は、ウェーブガイド７６の上方に配置され、埋め込み酸化物の薄いサブレイヤ９０により、このウェーブガイド７６から離される。例えば、サブレイヤ９０は、二酸化ケイ素で作られる。酸化物サブレイヤ９０の厚さは、１００ｎｍ未満であり、また、５０ｎｍ又は２０ｎｍ未満であることが好ましい。従って、活性層８０によって生成された光信号は、ウェーブガイド７６によって導かれる。
本実施形態では、ウェーブガイド７６は、
中央リブ１４２（図３）と、
中央リブ１４２に平行に配置された２つの突起部１４４Ａ及び１４４Ｂ（図３）と、
中央リブ１４２と突起部１４４Ａ及び１４４Ｂのそれぞれとを機械的に接続して熱接続する２つのリム１４６Ａ及び１４６Ｂ（図３）とを備える。
中央リブ１４２のＺ方向の厚さｅ１４２は、通常、１μｍ未満であり、５００ｎｍ未満であることが好ましい。ここでは、リブ１４２の断面は長方形であるため、２つの平行な垂直壁を有する。
ここでは、突起部１４４Ａ及び１４４Ｂは、リブ１４２の両側に位置し、これらの突起部１４４Ａ，１４４Ｂのそれぞれの断面は長方形であるため、それらもまた垂直壁を有する。突起部１４４Ａ，１４４Ｂのそれぞれの上面は、サブレイヤ９０と機械的に直接接続する。突起部１４４Ａ及び１４４ＢのＺ方向の厚さは、リブ１４２の厚さ以下である。ここでは、突起部１４４Ａ，１４４Ｂの厚さは、リブ１４２の厚さと等しい。
リム１４６Ａ及び１４６Ｂは、それぞれリブ１４２のそれぞれの側に位置する。これらのリムは、リブ１４２の垂直壁から突起部１４４Ａ，１４４Ｂの一方の対向する垂直壁に、Ｘ方向に平行に延びる。各リム１４６Ａ，１４６Ｂの上面は、サブレイヤ９０と機械的に直接接続する。各リム１４６Ａ，１４６Ｂの厚さｅ１４６は、リブ１４２の厚さｅ１４２未満であるため、導かれた光信号を主に閉じ込める。この目的のために、リム１４６Ａ，１４６ＢのＺ方向の厚さｅ１４６は通常、０．５ｅ１４２又は０.３３ｅ１４２未満である。リブ１４２から突起部１４４Ａ，１４４Ｂへ熱が伝わり易くするために、厚さｅ１４６は通常、０．１ｅ１４２又は０．２ｅ１４２よりも大きくなるように選択される。
リブ１４２、突起部１４４Ａ，１４４Ｂ及びリム１４６Ａ，１４６Ｂは同じ材料で作られ、組み合わされて、これらのウェーブガイド７６の様々な部分が、単一の材料を形成する。ここでは、ウェーブガイド７６は、単結晶シリコンで作られる。
ここでは、ウェーブガイド７６及び光学部品７２は、酸化物サブレイヤ９０の直下に位置する埋込サブレイヤ１２２に埋め込まれる。より詳細には、サブレイヤ１２２は、サブレイヤ１２０からサブレイヤ９０まで延在する。ここでサブレイヤ１２２は、上側の光ガイドレベル９２と下側の電気相互接続レベル９４に分かれる。
光ガイドレベル９２は、サブレイヤ９０の下に設けられた光学部品の全て及び一部を含む。従って、ここでは光ガイドレベル９２は、ウェーブガイド７６と、光学部品７２と、光学部品の全て及び一部が埋め込まれた固体誘電体材料とを含む。従って、サブレイヤ１２２に埋め込まれた光学部品、特にそれらの垂直壁及び下面は、固体誘電体材料と機械的に直接接続する。埋め込まれた光学部品の垂直壁とこの固体誘電体材料の間に空洞は存在しない。例えば、この光ガイドレベル９２は、ウェーブガイド７６及び光学部品７２が誘電体材料に埋め込まれる前に作られた結晶シリコンサブレイヤから作られる。
電気相互接続レベル９４は、光学部品及び光学部品の部分が存在しない。ここでは、以下に説明するように、電気相互接続レベル９４は、固体誘電体材料に埋め込まれた相互接続金属ネットワークを含む。サブレイヤ１２２の誘電体材料は、ウェーブガイド７６及び光学部品７２を作るのに使用される材料の屈折率よりも低い屈折率を有する。例えば、誘電体材料は、二酸化ケイ素である。
下層７８、活性層８０及び上層８２は、サブレイヤ９０に直接配置されたサブレイヤ１２８に作られる部品のためである。ここでは、サブレイヤ１２８は、下層７８、活性層８０及び上層８２を作るＩＩＩ－Ｖ材料と、下層７８、活性層８０及び上層８２を埋め込む誘電体材料とを含む。サブレイヤ１２８は、サブレイヤ９０の上を水平に延在し、その上面が上面３２に対応する。
光学層３８を介して電気信号を供給及び／又は送信するために、この光学層３８は、「第２のビア」と称するビアを備える。第２のビアはそれぞれ、１つの第１のビアを光学層３８まで延長する。この目的のために、第２のビアはそれぞれ、接着面４０から光学層３８に延在する。これらの第２のビアについて光学部品のレイアウトに関して充たすべき条件を緩和するため、第２のビアの直径は、第１のビアの直径よりもはるかに小さい。ここでは、第２のビアの直径は３μｍ未満であり、１μｍ未満であることが好ましい。そのような第２のビアの製造を容易にするため、光学層３８の厚さは、１５μｍ、８μｍ又は５μｍ未満である。
以下、第２のビアは、２つのカテゴリに分類される。「第２のスルービア」と呼する第１のカテゴリと、「第２のブラインドビア」と呼する第２のカテゴリである。
第２のスルービアは、光学層３８の厚さ方向を通り、特に、光ガイドレベル９２を通る。したがって、第２のスルービアは、接着面４０から上面３２まで垂直に延在する。第２のスルービアは、通常、上面３２に形成された電気トラックを第１のビアの１つに電気的に接続するために使用される。反対に、第２のブラインドビアは、光学層３８の厚さ方向を通らず、特に、光ガイドレベル９２を通過しない。従って、第２のスルービアは、接着面４０から、光学層３８に埋め込まれた電気接点７４等の電気接点まで延在する。
例えば、図２は、２つの第２のスルービア１００及び１０２を示す。ビア１００は、第１のビア５０を、上面３２に配置された電気トラック１０６に電気的に接続する。ここで、トラック１０６は、ビア１００の上端部を接点８４に電気的に接続する。ビア１００の下端部は、金属線５８と機械的及び電気的に直接接続する。
第２のスルービア１０２は、第１のビア５１を、上面３２に配置された電気トラック１０８に電気的に接続する。トラック１０８は、ビア１０２の端部を接点８６に電気的に接続する。ビア１０２の下端部は、ビア５１の金属線と機械的及び電気的に直接接続する。ここでは、ビア１００及び１０２は、光学部品７０に電力を供給するために使用される。
ビア１０２の構造は、ビア１００の構造と同じである。従って、ビア１００の構造のみについて詳細に説明する。
本実施形態では、ビア１００は、下部１１０と、上部１１２とを備え、これらは互いに上下に配置される。下部１１０及び上部１１２は、製造時において光学層の反対側から製造される。
下部１１０は、相互接続金属ネットワークである。ここでは、この下部１１０は、
サブレイヤ１２２の電気相互接続レベル９４に埋め込まれた金属線１１４と、
接着面４０と同一平面上の金属線１１６と、
金属線１１６から金属線１１４まで垂直に直接延びる金属ビア１１８とを備える。
下部１１０の直径は、第１のビア５０の上部５８の直径が規定されたように規定される。下部１１０の直径は、３μｍ又は１μｍ未満である。
本実施形態では、下部１１０を形成する相互接続金属ネットワークは、金属線の２つのレベルのみを含む。例えば、これらは、参照番号Ｍ４及びＭ５で示すレベルである。
通常、この下部１１０の高さは小さく、すなわち、６μｍ、３μｍ又は１μｍ未満である。
ここでは、金属線１１６は、酸化ケイ素サブレイヤ１２０に配置され、その下面は、接着面４０と一致する。サブレイヤ１２０は、サブレイヤ１２２の直下に形成される。ここでは、サブレイヤ１２０は、酸化ケイ素から作られる。
金属ビア１１８は、サブレイヤ１２２の電気相互接続レベル９４に位置する。
第２のビア１００の上部１１２は、導電性材料で作られたコーティング１２４で形成される。例えば、コーティング１２４は、銅又はアルミニウムから作られる。このコーティング１２４は、光学層３８に形成された穴１２６の垂直壁及び底部を連続的に覆う。より詳細には、穴１２６は、上面３２から金属線１１４まで延在する。この目的のために、穴１２６は、上から下へ、埋込サブレイヤ１２８、サブレイヤ９０、サブレイヤ１２２の光ガイドレベル９２及び電気相互接続レベル９４の一部に連続して通る。
穴１２６の最大直径は３μｍ未満であり、また、１μｍ未満であることが好ましい。従って、第２のビア１００の上部１１２の最大直径もまた、３未満μｍ又は１μｍ未満である。
コーティング１２４の上部は、トラック１０６と機械的及び電気的に直接接続し、その下部は、金属線１１４と機械的及び電気的に直接接続する。図２の例では、穴１２６は、コーティング１２４によって完全に埋められていない。従って、穴１２６の中心には、コーティングが存在しない。これを実現するために、例えば、コーティング１２４の厚さは、５００ｎｍ又は３００ｎｍ未満である。穴１２６の中心は、非導電性の保護材料で満たされる。この非導電性材料の熱膨張係数は、０．８Ｃ１２４未満であることが有利であり、また、０．５Ｃ１２４又は０．３Ｃ１２４未満であることが好ましい。ここで、Ｃ１２４は、コーティング１２４の熱膨張係数である。ここでは、穴１２６の中心は、サブレイヤ１２２を形成する材料と同じ誘電材料、すなわち、二酸化ケイ素で満たされる。
また、光学層３８は、第２のブラインドビア１３０を含む。ビア１３０は、光学部品７２を制御する電気制御信号を受信するために、電気接点７４を第１のビア５２側の上端部に接続する。この目的のため、ビア１３０は、接着面４０から電気接点７４まで垂直に延びる。従って、ビア１３０は、サブレイヤ１２０と、サブレイヤ１２２の電気相互接続レベル９４を直接通る。反対に、ビア１３０は、サブレイヤ９０の光ガイドレベル９２を通過しない。ビア１３０は、第２のスルービアとは異なり、上面３２に対して開口しない。
ビア１３０のみが、接着面４０に面する光学層３８の側から作られる。ここでは、ビア１３０は、相互接続金属ネットワークによって形成される。本実施形態では、ビア１３０は、上部から底部に、
４本の埋め込まれた金属線１３２～１３５と、
連続する金属線のレベルを電気的に接続する金属ビア１４０と、
接着面４０と同一平面上にあり、サブレイヤ１２０に配置される金属線１３８とを備える。
金属線１３８は、第１のビア５２の上端部と機械的及び電気的に直接接続する。ここでは、相互接続金属ネットワークは、５本の異なるレベル金属線を含む。例えば、これらの５つのレベルの金属線は、それぞれ参照番号Ｍ１～Ｍ５で示される。ビア１３０の直径もまた、３μｍ又は１μｍ未満である。
レーザ光源７０のウェーブガイド７６は、突起部１４４Ａ，１４４Ｂの一方をリブ１４２に熱接続させる電気接点を備える。ここでは、電気接点が、突起部１４４Ａ又は１４４Ｂ又はリブ１４２の下に配置され、また、突起部１４４Ａ，１４４Ｂ又はリブ１４２から、５００ｎｍ未満、好適には３００ｎｍ未満の最短垂直距離ｄｖだけ離れている場合、この電気接点は、「熱接続」されると表現する。
距離ｄｖがゼロでない場合、電気接点は、突起部１４４Ａ，１４４Ｂ又はリブ１４２から、サブレイヤ１２２の誘電体材料の薄膜によって機械的に離れる。この薄膜の最小の厚さは、距離ｄｖに等しい。
図２及び図３に示す実施形態では、ウェーブガイド７６は、３つの電気接点１４８Ａ、１４８Ｂ及び１４８Ｃ（図３）を備える。ここでは、接点１４８Ａ，１４８Ｂは、それぞれ突起部１４４Ａ及び１４４Ｂの下面を機械的に直接支持する金属ビア１４０の上端部によって形成される。従って、本実施形態では、接点１４８Ａ，１４８Ｂと、それぞれ突起部１４４Ａ及び１４４Ｂとの間の距離ｄｖはゼロである。ここでは、接点１４８Ｃは、リブ１４２の下に配置され、リブ１４２の下面からゼロでない距離ｄｖだけ離れている金属線によって形成される。この場合、光損失を効果的に抑制するために、距離ｄｖは、１０ｎｍ又は５０ｎｍより大きくなるように選択することが好ましい。例えば、電気接点１４８Ｃは、Ｍ１レベルの金属線で形成される。
各電気接点１４８Ａ、１４８Ｂ及び１４８Ｃは、それぞれブラインドビア１５８Ａ、１５８Ｂ及び１５８Ｃにより、相互接続層３６に熱接続される。ビア１５８Ａ、１５８Ｂ及び１５８Ｃはそれぞれ、例えば、ビア１３０と構造的に同じである。しかしながら、ビア１３０とは異なり、ビア１５８Ａ、１５８Ｂ及び１５８Ｃの機能は、必ずしも接点１４８Ａ、１４８Ｂ及び１４８Ｃを電気的に接続することではない。ここでは、各ビア１５８Ａ、１５８Ｂ及び１５８Ｃの下端部は、サブレイヤ４４に配置され、接着面４０と同一平面上にある金属線と機械的及び電気的に直接接続する。ここでは、この金属線は、全ての第１のビアから電気的に絶縁される。ここでは、ビア１５８Ａ、１５８Ｂ及び１５８Ｃは、良質の熱伝導体である材料から作られる。「良質の熱伝導体」である材料は、通常、その熱伝導率が１．２Ｃ１２２よりも高く、好適には２Ｃ１２２又は３Ｃ１２２である材料であり、Ｃ１２２は、サブレイヤ１２２の誘電体材料の熱伝導率である。ここで、１５８Ａ、１５８Ｂ及び１５８Ｃを作るための材料は、ビア１３０を作るための材料、すなわち金属である。
レーザ光源７０の下層７８及び活性層８０は、それぞれ第２のビア１００及びビア１０２により、第１のビア５０及び５１に熱接続される。従って、レーザ光源７０によって生成された熱は、その一部が、第２のビア１００及びビア１０２によって相互接続層３６に伝達される。ビア１５８Ａ、１５８Ｂ及び１５８Ｃが存在することにより、レーザ光源７０によって生成された熱の放散が改善する。具体的には、レーザ光源７０の動作中にウェーブガイド７６の温度が上昇することが当業者に知られている。ビア１５８Ａ、１５８Ｂ及び１５８Ｃが無い場合、ウェーブガイド７６の下にサブレイヤ１２２の誘導体材料が存在することにより、生成された熱の効率的な放散が妨げられる。ビア１５８Ａ、１５８Ｂ及び１５８Ｃは、それぞれサブレイヤ１２２内にサーマルブリッジを形成し、ここでは、サーマルブリッジは金属製であり、ウェーブガイド７６を相互接続層３６に熱接続する。これにより、レーザ光源７０によって生成された熱をより効果的に取り除くことができる。
再配線（Redistribution line）１５０（頭字語ＲＤＬとしても知られている）は、下面３４に設けられ、第１のビアの下端部を、対応するはんだマイクロバンプに電気接続する。この目的のために、再配線は、はんだマイクロバンプが直接固定される接続パッドを備える。図１には、３つのはんだマイクロバンプ１５２～１５４のみが示されている。これらのマイクロバンプ１５２～１５４は、キャリア１４の上面の対応するパッドにはんだ付けされるように構成されているため、はんだマイクロバンプ配列２２の一部を形成する。ここでは、再配線１５０は、ポリマー等の非導電性材料で作られた埋込層１５６に埋め込まれる。
システム２を製造するプロセスについて、図４と、図５から図１１に示す様々な製造状態を参照して説明する。
まず、工程１６０では、サブレイヤ９０、１２２及び１２０のスタックが、ハンドル１６４（図５）の上に設けられる。ここでは、このスタックは、この段階では、特にレイヤ１２８が存在しないため、光学層３８の一部のみを形成する。この段階では、サブレイヤ１２０は、ハンドル１６４の反対側に配置され、接着面１６６を有する。この接着面１６６は、直接的に接着、すなわち、材料の追加を要しない接着によって、別の基板に接着するのに適している。
また、工程１６０は、
ウェーブガイド７６及び光学部品７２をサブレイヤ１２２の光ガイドレベル９２に作製する工程と、
第２のビア１３０及びビア１５８Ａ，１５８Ｂ，１５８Ｃを作製する工程と、
第２のビア１００及び１０２の下部１１０を作製する工程とを含む。
サブレイヤ９０は、ハンドル１６４に直接固定される。ハンドル１６４は、サブレイヤ１２０、１２２及び９０のスタックを容易に取り扱うことを可能にするキャリアである。この目的のために、ハンドル１６４の厚さは、通常、２５０μｍ又は５００μｍよりも大きい。例えば、ここでは、ハンドル１６４は、７５０μｍ又は７７５μｍの厚さを有するシリコン基板である。
サブレイヤ９０は、シリコンオンインシュレータ（ＳＯＩ）基板の酸化物埋込層であることが好ましい。この場合、ウェーブガイド７６及び光学部品７２は、通常、エッチングにより、このＳＯＩ基板の単結晶シリコン層に作られる。ウェーブガイド７６及び光学部品７２がサブレイヤ９０に作られると、複数の酸化物層を連続して堆積することにより、サブレイヤ１２２の誘電体材料に埋め込まれる。これらの酸化物層が連続して堆積する際に、接点１４８Ａ，１４８Ｂ，１４８Ｃ、第２のビア１３０、ビア１５８Ａ，１５８Ｂ，１５８Ｃ、及び第２のビア１００，１０２の下部１１０を形成する相互接続金属ネットワークが作られる。従って、これらの相互接続金属ネットワークは、ハンドル１６４の反対側から作られる。サブレイヤ９０に光学部品を作るプロセス、サブレイヤ１２２に部品を埋め込むためのプロセス、及び相互接続金属ネットワークを作るプロセスは周知であるため、ここでは詳細に説明しない。製造プロセスのこの段階では、第２のビア１００及び１０２の上部１１２を作ることはできないことに留意すべきである。従って、この段階では、サブレイヤ１２２は、ビア１００及び１０２の上部１１２を含まない。
並行して、工程１６２では、相互接続層３６がハンドル１７０（図６）上に設けられる。この段階では、相互接続層３６は、ハンドル１７０の反対側に位置する外面１７２を有する。この外面１７２は、接着面、すなわち、接着面１６６に直接接着され得る面である。ハンドル１７０は、２５０μｍ又は５００μｍよりも大きいため、相互接続層３６の取り扱いを容易にすることができる。ここでは、ハンドル１７０は、例えば、シリコン基板である。
また、工程１６２は、第１のビア５０～５２を相互接続層３６に作る工程を含む。したがって、工程１６２が終了すると、相互接続層３６は、これらの第１のビア５０～５２を備える。このような相互接続層３６をハンドル１７０に形成することと、相互接続層３６に第１のビア５０～５２を形成することは、従来の作業である。例えば、ビア５０～５２の部分５４は、チタン又はタンタルの保護層で覆われ、かつ、銅で満たされた誘電体コーティングを用いて作ることができる。これらの部分５４を作るプロセスは、例えば、上述したKen Miyairiの文献に記載されている。次に、金属ビア６０が、第１のビアの部分５４と電気的に接続するように作られる。最後に、金属線５８等の金属線が配置され、酸化物サブレイヤ４４に埋め込まれる。そして、サブレイヤ４４の外面が、接着面１６６に直接接着するために設けられる。
工程１７４では、接着面１６６及び１７２は直接接着することにより、互いに接着される。これは、図７に示されている。そして、接着面４０が得られる。例えば、それはYan Beillard等の文献（"Chip to wafer copper direct bonding electrical characterization and thermal cycling", 3D Systems Integration Conference (3DIC), 2013 IEEE International）に説明されているダイレクトハイブリッド酸化銅接着の問題である。
次に、工程１７６では、ハンドル１６４が取り除かれ、サブレイヤ９０（図８）が露出する。例えば、ハンドル１６４は、化学機械研磨（ＣMＰ）を施した後、選択的な化学エッチングを施すことによって除去される。
工程１７８では、光学部品７０の光増幅部は、サブレイヤ９０内の光ガイドレベル９２の反対側に作られ（図９）、埋込サブレイヤ１２８の誘電体材料に埋め込まれる。
工程１８０では、接点８４，８６は、電気トラック１０６，１０８、及び第２のビア１００，１０２の上部１１２が作られる（図１０）。例えば、初めに穴１２６等の穴がサブレイヤ１２８，９０及びサブレイヤ１２２の光ガイドレベル９２に作られる。次に、導電性材料で作られたコーティングが、外面全体に堆積される。最後に、この導電性コーティングがエッチングされ、導電性コーティングが、トラック１０６及び１０８の接点８４，８６の位置と、第２のビア１００及び１０２の上部１１２の位置にのみ残る。このようにして、光学層３８の製造が完了する。
次いで、工程１８２では、ハンドル１７０が除去され、下面３４が露出する（図１１６）。
工程１８４、再配線１５０、はんだマイクロバンプ１５２～１５４、及び埋込層１５６が、露出した下面３４の上に作られる。このようにして、光チップ１８の製造が完了する。
工程１８６では、電子チップ１６及び光チップ１８が、キャリア１４の上面のパッドにはんだ付けされる。次に、電子チップ１６及び光チップ１８は、キャリア１４の水平接続により、互いに電気的に接続される。
工程１９０では、キャリア１４、電子チップ１６及び光チップ１８が、良質な熱伝導体、すなわちエポキシ樹脂のような材料である非導電性材料に埋め込まれる。さらに、ラジエータ等のヒートシンクが配置されたカバーを、電子チップ１６及び光チップ１８の上面に固定するのが好ましい。このカバーは、例えば、熱伝導性接着剤を用いて、光チップ１８の上面３２と電子チップ１６の上面に直接接着される。従って、これらの上面は、熱接着剤と直接接触し、それにより、カバーと接続することができる。これは、電力及び電気信号の全てが、電子チップ１６及び光チップ１８の下面を流れることにより実現される。
次に、工程１９２では、システム２は、例えば、プリント回路基板４にはんだ付けされる。
図１２は、システム２の光チップ１８の代わりに使用される光チップ２００を示す。光チップ２００は、
光学層３８が、光学層２０２によって置き換えられており、
第２のビア１３０が、第２のブラインドビア２０４に置き換えられており、
光チップ２００が、第３のビア２０６を備えること以外、光チップ１８と同じである。
さらに、光学層２０２は、サブレイヤ１２２の光ガイドレベル９２に埋め込まれたアクティブ電子部品２１０を含むこと以外、光学層３８と同じである。この電子部品２１０は、動作のために電気が供給される必要があるため、アクティブであり、電気信号を送信及び／又は受信する。この目的のために、電子部品２１０は、その下面に電気接点２１２を備える。従って、この電気接点２１２は、サブレイヤ１２２に埋め込まれ、接着面４０に面する。
ここでは、第２のビア２０４は、電子部品２１０の電気接点２１２を第１のビア５２に電気的に接続し、サブレイヤ１２２及びサブレイヤ１２０の下側のレベル９４を単に通る。電子部品２１０は、例えば、第１のビア５２を介して受信した電気信号と、電気制御信号を、光学部品７２に供給するように構成される。このため、部品２１０は、その下面に、光学部品７２の電気接点７４に接続された別の電気接点を備える。これを実現するために、サブレイヤ１２２の電気相互接続レベル９４に位置する相互接続金属ネットワークは、この別の電気接点と電気接点７４とを電気的に接続するパスを形成するように変更される。図１２を簡略化するため、相互接続金属ネットワークの変更は示していない。ビア２０４の構造及び製造は、ビア１３０に関する説明から導き出せるであろう。
ビア２０６は、サブレイヤ１２２の電気相互接続レベル９４に埋め込まれた金属線１３５を、上面３２に設けられた電気トラック２１６に電気的に接続する。ビア２０６は、上面３２から、埋め込まれた金属線１３５まで垂直に延在し、特に、サブレイヤ９０及び光ガイドレベル９２等を通る。
電気トラック２１６は、テストパッドを備えており、これは、光チップ２００の製造時、特に、ハンドル１７０を除去する前において、評価対象の電子部品２１０及び／又は７２の動作を可能にする。この目的のため、図１２には示されていないが、サブレイヤ１２２の電気相互接続レベル９４に位置する相互接続金属ネットワークもまた、金属線及び金属ビアを用いて、電気接点２１２及び／又は７４を金属線１３５に電気的に接続する電気経路を形成するように変更される。
ここでは、ビア２０６の構造は、下部１１０を除き、ビア１００の構造と同じである。通常、ビア２０６は、ビア１００の上部１１２と同様に作られ、また、この上部１１２と同時に作られる。
図１３は、システム２の光チップ１８の代わりに使用され得る光チップ２５０を示す。光チップ２５０は、
第２のスルービア１００及び１０２が、それぞれ第２のスルービア２５２及び２５４に置き換えられ、
光学部品７０がレーザ光源２５６に置き換えられ、
第２のビア１３０が、第２のスルービア２５８、電子チップ２６０、及び第３のビア２６２に置き換えられていること以外、光チップ１８と同じである。
第２のスルービア２５２及び２５４はそれぞれ、それらの上部２７０が異なるように作られることを除き、ビア１００及び１０２と同じである。より正確には、ここでは上部２７０は、固いビアである。換言すると、上部２７０は、穴１２６の中央の窪みが導電性材料で満たされることを除き、上部１１２と同じである。この場合、通常、ビア２５２及び２５４の上部２７０の最大直径は、１μｍ未満である。
レーザ光源２５６は、
接点８６が接点２７４に置き換えられ、
ウェーブガイド７６がウェーブガイド２７６に置き換えられていること以外、光学部品７０と同じである。
接点２７４は、下層７８を電気トラック１０８に電気的に接続する金属製ビアである。
ウェーブガイド２７６は、突起部１４４Ａ及び１４４Ｂが省略されることを除き、ウェーブガイド７６と同じである。同様に、接点１４８Ａ，１４８Ｂと、ビア１５８Ａ，１５８Ｂが省略される。さらに、中央リブ１４２の厚さは、レーザ光源２５６によって導かれる光信号が主に活性層８０に位置するように選択される。例えば、この目的のために、厚さｅ１４２は３００ｎｍ又は２００ｎｍ未満である。最後に、本実施形態では、接点１４８Ｃは、接点２６４によって置き換えられており、そのため、この接点２６４とリブ１４２の下面との間の距離ｄｖはゼロである。ビア１５８Ｃは、ビア２６６に置き換えられており、その構造は、例えば、上述したビア１５８Ａ又は１５８Ｂの構造と同じである。
第２のスルービア２５８は、第１のビア５２を、上面３２に設けられた電気トラック２７６に電気的に直接接続する。トラック２７６は、電子チップ２６０の第１の電気接点がはんだ付けされるパッドを備える。ここでは、ビア２５８の構造は、ビア２５２の構造と同じである。
ビア２６２は、上面３２に設けられた電気トラック２８０を、サブレイヤ１２２の電気相互接続レベル９４に埋め込まれた金属線１３５に電気的に直接接続する。この目的のために、例えば、ビア２６２の構造は、下部１１０が省略されることを除き、ビア２５２の構造と同じである。電気トラック２８０は、電子チップ２６０の第２の電気接点がはんだ付けされるパッドを備える。
ここでは、金属線１３５は、図１２を参照して説明した相互接続金属ネットワークと同様に、光学部品７２の電気接点７４に電気的に接続される。通常、電子チップ２６０は変換器であり、これは、第１のビアを介して電力を供給され、第１のビア、例えばビア５２を介して受信した電気信号に応じて、光学部品７２を制御する。
セクションＩＩ：変形例
セクションＩＩ．１：ビアの変形例
ビアの水平断面は、必ずしも円形である必要はない。例えば、ビアの断面は、正方形又は長方形とし得る。この場合、「直径」とは、この水平断面の水力直径を意味する。
上述した実施形態において第２のビアの場合に示したように、ビアの直径は、その高さの全体が必ずしも一定ではない。この場合、ビアの「直径」とは、このビアの高さに沿った最大直径を意味する。
変形例では、第１のビアの上部５６が省略される。この場合、第１のビアの部分５４の上端部は、接着面４０と同一平面上にある。
別の変形例では、金属ビア６０は省略される。この場合、部分５４の上端部は、金属線５８と機械的及び電気的に直接接続する。
別の実施形態では、第１のビアの上部５６は、サブレイヤ４４の様々な深さに設けられた追加の複数の金属線を備えてもよい。このため、部分５６の様々なレベルの金属線は、金属ビアによって互いに電気的に接続される。従って、これらの追加の金属線は、例えば、接着面４０と同一平面上にある複数の金属線を互いに電気的に接続可能な再配線層、すなわちＲＤＬを形成する。
変形例として、第２のスルービアの下部を形成するために用いられる相互接続金属ネットワークもまた、４以上のレベルの金属線を含むことができる。
変形例では、第２のスルービアの下部１１０が省略される。従って、この場合、穴１２６の底部は、第１のビアの金属線５８に直接開口する。従って、このような第２のスルービアは、単一の部分、すなわち部分１１２のみを備える。
穴１２６の中央はまた、サブレイヤ１２２の誘電体材料とは異なる誘電体材料を充填することができる。例えば、穴１２６の中央には、有機材料が充填される。
別の実施形態では、第２のビアの上部１１２は、それぞれが上面３２から金属線１１４に延在する１以上の金属ビアを用いて作られる。
第２のビアに対する光学部品のレイアウトに関する制限を緩和する必要がない場合、第２のビアの直径は、３μｍを超えてもよく、特に、第１のビアの直径以上とすることができる。
変形例では、接点１４８Ａ，１４８Ｂと突起部１４４Ａ，１４４Ｂとの間の距離ｄｖは、ゼロではない。この場合、距離ｄｖは、例えば、接点１４８Ｃの例で説明したように選択される。
特定の一実施形態では、ビア１４８Ｃが省略される。この場合、ウェーブガイド７６からの熱は、ビア１５８Ａ及び１５８Ｂによってのみ放散される。
第ＩＩ．２：光チップの構造の他の変形例：
変形例では、相互接続層３６は、シリコン以外の材料から作ってもよい。例えば、相互接続層３６は、ガラスで作ることができる。
別の変形例では、相互接続層３６は、１以上の電子部品を含む。
光学層３８のサブレイヤは、他の材料で作ってもよい。特に、サブレイヤ１２２は、例えば、アモルファスシリコン、窒化ケイ素（ＳｉＮ）、又は酸窒化ケイ素（ＳｉＯＮ）等の別の誘電体材料を用いて作ることができる。
光学層３８の種々の酸化物サブレイヤは、必ずしも全てが同一の酸化物で作られない。変形例では、サブレイヤ１２０は、サブレイヤ９０の作製に使用する酸化物とは異なる酸化物で作ることができる。サブレイヤ９０の酸化物とは異なる酸化物を用いて、サブレイヤ１２２を作ることもできる。
さらに、光学層は、追加のビアを通すことができ、その直径は、３μｍを超え、例えば１０μｍ又は２０μｍを超える。この場合、これらの追加ビアのそれぞれの周囲には、大きな領域の排他的範囲が設けられ、この排他的範囲には、光学部品が配置されない。この排他的範囲は、Yan Yang等の文献（"Though‐Si‐via(TSV), Keep‐Out‐Zone(KOZ) in SOI photonics interposer: A study of impact of TSV-Induced stress on Si ring resonators", IEEE Photonics Journal, volume5, Number6, December 2013）が与える教示に基づいて大きさが規定される。以下、この文献を「Ｙａｎｇ２０１３」と称する。ただし、光チップが、これらの追加ビアのいくつかを備える場合でも、第２のビアにより、引き続き光学部品のレイアウトの制限が緩和されるため、光学層における光学部品の配置は単純なままである。
任意の数の光学部品をサブレイヤ１２２の光ガイドレベル９２に埋め込んでもよい。さらに、様々な光学部品は、必ずしも光ガイドレベル９２内の同じ深さに埋め込まれる必要はない。これは特に、光学部品又は光学部品の部分が、積層された材料の様々なサブレイヤから作られている場合に当てはまる。従って、これらの材料のサブレイヤは、結晶シリコンサブレイヤ、アモルファスシリコンサブレイヤ、窒化ケイ素（ＳｉＮ）のサブレイヤ、及び酸窒化ケイ素（ＳｉＯＮ）のサブレイヤを含む群から選択することができる。
変形例では、１以上のビア１５８Ａ，１５８Ｂ，１５８Ｃ及び２６６の下端部が、少なくとも１つの第１のビアに電気的及び機械的に接続され、レーザ光源によって生成された熱の放散を改善する。従って、第１の実施形態では、ビア１５８Ａ、１５８Ｂ及び２６６のうちの少なくとも１つの下端部が、光チップ１８の光学部品の１つをキャリア１４に電気的に接続するのに用いられる第１のビアに電気的及び機械的に接続される。例えば、
ビア１５８Ａ及び１５８Ｂの下端部は、それぞれ第１のビア５０及び５１に電気的及び機械的に接続され、又は
ビア１５８Ａ及び１５８Ｂの下端部は、第１のビア５０、５１又は５２に電気的及び機械的に接続され、又は、
ビア２６６の下端部は、第１のビア５０、５１、又は５２に電気的及び機械的に接続される。
第２の実施形態では、ビア１５８Ａ、１５８Ｂ及び２６６のうちの少なくとも１つの下端部は、追加の第１のビアに電気的及び機械的に接続される。この追加の第１のビアは電気的に絶縁される。そのため、追加の第１のビアは、第１のビア５０、５１、及び５２から電気的に絶縁される。従って、この追加の第１のビアは、電気的な接続のために使用されない。例えば、ビア１５８Ａ又は１５８Ｂの下端部は、そのような追加の第１のビアに電気的及び機械的に接続される。
ビア１５８Ａ，１５８Ｂ，１５８Ｃのうち１以上の直径と、ビア２６６の直径は、必ずしも３μｍ又は１μｍ未満である必要はない。また、当該直径は、これらの値よりも大きくてもよい。
レーザ光源によって生成された熱の放散を改善するためにビア１５８Ａ，１５８Ｂ，１５８Ｃ及び２６６を使用することは、同じように、少なくとも一部がサブレイヤ１２２に埋め込まれた任意の種類の光学部品又は電子部品によって生成された熱の放散を改善する。例えば、ビア１５８Ｃ又は２６６と同様のビアを用いて、光学部品７２又は電子部品２１０によって生成された熱を放散することもできる。
ウェーブガイド７６の他の実施形態も可能である。例えば、変形例では、突起部１４４Ｂ及びリム１４６Ｂが省略される。この場合、接点１４８Ｂ及びビア１５８Ｂも省略される。突起部１４４Ａ，１４４Ｂの厚さは、リブ１４２の厚さｅ１４２よりも大きくてもよい。別の変形例では、突起部１４８Ａ及び１４８Ｂのみが省略され、リム１４６Ａ及び１４６Ｂは省略されない。後者の場合、接点１４８Ａ及び１４８Ｂは、突起部１４８Ａ，１４８Ｂの下に形成される例で説明した方法と同じ方法で、それぞれリム１４６Ａ及び１４６Ｂの下に形成することができる。
セクションＩＩ．３：他の変形例：
光チップは、光学部品を第１のビアの一つに電気的に接続するために必ずしも使用されない電気的トラックを、上面３２に備えることができる。例えば、図１３の実施形態に関連して説明したように、そのような電気トラック２７６は、光チップの上面３２にはんだ付けされた電子チップを、第１のビアの１つに電気的に接続するためにのみ使用することができる。
一実施形態では、光チップは、第２のブラインドビアのみを備える。この場合、全ての第２のブラインドビアは、ハンドル１６４の反対側から作られる。従って、ハンドルを除去する順序を逆にすることができる。このため、ハンドル１７０は、ハンドル１６４よりも前に除去することができる。具体的には、第２のスルービアの上部１１２を作る必要はない。また、この場合、第２のブラインドビアは、光学層３８が相互接続層３６に接着される前に、完全に形成される。
別の実施形態では、光チップは、第２のスルービアのみを備える。
代替的に、チップ２６０は、図１の電子チップ１６に対応する。この場合、電子チップ２６０は、第１のビアによって給電されるＡＳＩＣであり、それが生成する電気信号を用いて、光学部品７２を制御する。
また、他の製造方法も可能である。
光学部品７０又はレーザ光源２５６の一部は、ここで説明した光チップの他の特徴と関係なく、ビア１５８Ａ，１５８Ｂ，１５８Ｃ及び２６６等の第２のブラインドビア、通常、第３のブラインドビアを介して、相互接続層に熱接続することができる。特に、そのような熱接続は、文献Ｙａｎｇ２０１３に記載されているように、第１のビアが光学層を通る方法で、又は全ての第１のビアが省略される方法で実現することができる。第１のビアが省略された場合、相互接続層３６はもはや相互接続層ではなく、単に光学層３８のキャリアである。第１のビアが省略された場合、表面サブレイヤ４４の厚さは、サブレイヤ４２の第２のビアが熱的に絶縁されないように十分に薄いことが好ましい。例えば、この場合、表面サブレイヤ４４が省略され、または、その厚さが１００ｎｍ又は５０ｎｍ未満である。表面サブレイヤ４４の厚さが大きい場合、すなわち１００ｎｍ又は３００ｎｍを超える場合、上部５６を省略せずに、サブレイヤ４４を通るサーマルブリッジを形成でき、第１のビアの下部５４のみを省略することができる。この場合、上部５６は、厚さが１００ｎｍ又は５０ｎｍ未満の誘電体材料の薄層により、シリコンサブレイヤ４２から電気的に絶縁され得る。
セクションＩＩＩ：説明した実施形態の利点：
その下端部が相互接続層３６と機械的に直接接続するビアを介して、ウェーブガイド７６又は２７６を相互接続層３６に熱接続することにより、本特許出願の導入で引用されたＪ．Ｄｕｒｅｌ等の文献に記載された実施形態と比較して、レーザ光源が動作中に生成した熱の拡散を改善することができる。さらに、光チップの製造は、とりわけ簡単なままである。特に、ビア１５８Ａ，１５８Ｂ，１５８Ｃ及び２６６が相互接続金属ネットワークによって形成されることにより、これらのビアの製造を簡易化し、従って、光チップの製造を簡易化する。これらのビアが、下側の相互接続レベル９４にのみ配置されることにより、さらに上側の光ガイドレベル９２を通るビアを用いて、これらのサーマルブリッジをウェーブガイド７６、２７６と相互接続層３６との間に作る場合と比べて、光学部品のレイアウトの制限を緩和することができる。
本発明者は、ウェーブガイドの一部を直接支持する導電性接点が存在することにより、通常、このウェーブガイドの光損失が増加することを知っている。しかしながら、そのような光損失の増加は、できる限り抑制しなければならず、また、抑制することが好ましい。この意味において、同じ実施形態では、中央リブ１４２の厚さｅ１４２を３００ｎｍ未満とし、接点２６４と中央リブ１４２との間の距離ｄｖをゼロにすることにより、光損失を実質的に増やすことなく、熱の放散を改善することができる。具体的には、厚さｅ１４２が３００ｎｍ未満である場合、導かれた光信号の大部分は活性層８０に留まる。この場合、接点２６４がリブ１４２を機械的に直接支持することにより、光損失をほとんど増加させない。
接点１４８Ｃとリブ１４２の下面との間の距離ｄｖを１０ｎｍ又は５０ｎｍよりも大きくすることにより、光損失を抑制することができる。さらに、この距離ｄｖを５００ｎｍ未満とすることにより、相互接続層３６への熱の放散を改善することができる。
また、その上端部が突起部１４４Ａ，１４４Ｂを直接支持する突起部１４４Ａ，１４４Ｂ及びビア１５８Ａ，１５８Ｃを用いることにより、光損失を実質的に増加させることなく、熱の放散を改善することができる。具体的には、リム１４６Ａ，１４６Ｂにより、突起部１４４Ａ，１４４Ｂに導かれる光信号は無視できる。従って、これらの突起部が、ビア１５８Ａ、１５８Ｂの上端部を直接支持することにより、光損失をほとんど増加させることなく、熱の放散を改善することができる。
光学部品の近くにスルービアが存在すると問題が生じることが知られている。具体的には、そのようなビアは導電性材料でできており、その熱膨張係数は、光学部品を作る材料とは異なる。従って、温度が変化すると、スルービアは、近くの光学部品に対し、温度関数のように変化する機械的応力を及ぼす。この機械的応力の変化は、光学部品の光学特性を変化させ、この光学部品の特性の変化が生じる。これにより、例えば、光学部品が光学フィルタの場合、その中心波長が変化する。そのような光学部品の特性の変化は、避けなければならない。説明した実施形態では、第１のビアは、光学部品に対して機械的応力を実質的に及ぼさない。具体的には、相互接続層３６は、光学部品を全く含んでいない。光学部品は、光学層にのみ配置される。従って、第１のビアの配置を気にすることなく、光学部品を互いに配置することができる。特に、第１のビアそれぞれの周りの排他的範囲を気にする必要はない。それらの部分の光ガイドレベル９２を通る第２のスルービアの直径は、３μｍ、さらには１以下μｍであることが好ましい。従って、このような第２のスルービアは、後者に機械的応力を加えることなく、光学部品から４μｍ、さらには２μｍの位置に配置することができる。対照的に、Ｙａｎｇ２０１３に記載された１０μｍを超える直径を有するスルービアは、光学部品に機械的応力が加わらないように、光学部品から４０μｍ離して配置しなければならなかった。従って、第２のビアの直径が第１のビアの直径に等しい場合に可能であったものと比べて、第２のビアの非常に近くに光学部品を配置することができる。従って、同一の光チップにおいて第１のビア及び第２のビアを組み合わせることにより、ビアについて光学部品の配置に関する制限を緩和しつつ、光チップが、許容可能な撓みを実現するのに十分な厚さを有することができる。相互接続層は、必ずしも酸化ケイ素埋込層を含むとは限らないことにも留意すべきである。従って、許容可能な撓みが得られるその最小の厚さは、酸化ケイ素埋込層の厚さ未満である。相互接続層の厚さを薄くすることにより、特に第１のビアの寄生容量を低減できる。具体的には、この寄生容量は、第１のビアの高さに比例する。
光チップ１８，２００，２５０に関し、酸化物層９０の上面にレーザ光源を配置することにより、特にシステムのパッケージングのおかげで、外部からそれを冷却するのが容易になる。
熱膨張係数がコーティング１２４の熱膨張係数よりも低い非導電性材料で穴１２６の中心を充填することにより、第２のビアが近くの光学部品に及ぼす機械的応力をさらに低減することができる。

Claims (10)

  1. チップ平面と称する平面に存在する光チップであって、
    前記チップ平面に平行な上面及び下面（３２，３４）を有する基板（３０）を備え、
    この基板は、前記上面と前記下面との間に、
    ５０μｍを超える厚さを有し、光学部品を備えていないキャリア（３６）と、
    接着面（４０）を介してキャリア（３６）に接着された光学層（３８；２０２）であって、前記上面から前記接着面（４０）まで連続して、酸化物サブレイヤ（９０）及び埋込サブレイヤ（１２２）を含む光学層と、
    前記光学層（３８；２０２）に埋め込まれたレーザ光源（７０；２５６）であって、ウェーブガイド（７６；２７６）を備えたレーザ光源とを備えており、
    このウェーブガイドは、接着面（４０）に対向する酸化物サブレイヤ（９０）の面に形成され、前記埋込サブレイヤの誘電体材料内に埋め込まれており、前記埋込サブレイヤ（１２２）内に埋め込まれた第１の埋込型電気接点（１４８Ａ，１４８Ｂ，１４８Ｃ；２６４）を備えており、
    前記光チップは、前記光学層（３８；２０２）内で、前記接着面（４０）から前記ウェーブガイドの前記第１の埋込型電気接点（１４８Ａ，１４８Ｂ，１４８Ｃ；２６４）まで延在するビア（１５８Ａ，１５８Ｂ，１５８Ｃ；２６６）を形成する相互接続金属ネットワークを含み、
    この相互接続金属ネットワークは、前記チップ平面に平行に延在する複数の金属線と互いに電気的に接続する複数の金属ビア（１４０）を含み、これらの金属線は、前記光学層（３８；２０２）内で、互いに上下に配置されることを特徴とする、光チップ。
  2. 前記ウェーブガイド（７６；２７６）は、中央リブ（１４２）を備えており、
    前記第１の埋込型電気接点（１４８Ｃ；２６４）は、前記チップ平面に垂直な方向において、前記接着面（４０）に対向する前記中央リブの下面の下に配置され、また、この下面から０ｎｍから５００ｎｍの距離に配置される、請求項１に記載の光チップ。
  3. 前記中央リブ（１４２）の厚さは、３００ｎｍ未満であり、
    前記第１の埋込型電気接点（２６４）は、この中央リブと機械的に直接接触する、請求項２に記載の光チップ。
  4. 前記第１の埋込型電気接点（１４８Ｃ）は、前記中央リブ（１４２）の前記下面から１０ｎｍから５００ｎｍの距離の配置される、請求項２に記載の光チップ。
  5. 前記ウェーブガイド（７６）は、中央リブ（１４２）と、少なくとも１つの横方向突起部（１４４Ａ，１４４Ｂ）と、前記横方向突起部を前記中央リブに接続する少なくとも１つのリム（１４６Ａ，１４６Ｂ）とを含み、前記リムの厚さは、前記中央リブの厚さの２分の１未満であり、
    前記第１の埋込型電気接点（１４８Ａ，１４８Ｂ）は、前記横方向突起部の下面と機械的に直接接触し、この前記横方向突起部の下面は、前記接着面（４０）に対向する、請求項１～４のいずれか１項に記載の光チップ。
  6. 前記相互接続金属ネットワークの前記金属ビア（１４０）の最大直径は、３μｍ未満である、請求項１～５のいずれか１項に記載の光チップ。
  7. 前記キャリア（３６）は、相互接続層であり、
    前記基板は、
    前記光学層（３８；２０２）に埋め込まれた第２の埋込型電気接点（７４；２１２）を含む群から選択された電気端子と、この第２の埋込型電気接点は、光学部品（７２）又は電子部品（２１０）の電気接点であり、
    前記基板の前記上面に配置された電気トラック（１０６，１０８；２７６，２８０）とを備えており、
    前記光チップは、
    前記基板の下面（３４）に配置された複数の電気接続パッドであって、それぞれが、はんだバンプ（１５２～１５４）を介して、別のキャリア（１４）に電気的に接続可能な電気接続パッドと、
    前記下面（３４）から相互接続層を通って延在し、前記電気接続パッドの１つを前記電気端子に電気的に接続する第１のビア（５０～５２）であって、１０μｍ以上の直径を有する第１のビアとを備えており、
    前記光学層（３８；２０２）の厚さは、１５μｍ未満であり、
    前記第１のビア（５０～５２）は、前記下面（３４）と前記接着面（４０）の間においてのみ、前記相互接続層内に延在するため、前記光学層（３８；２０２）に延在しておらず、
    前記光チップは、前記第１のビアを前記光学層に延長して、前記第１のビアを前記電気端子に電気的に接続させる第２のビア（１００，１０２，１３０；２０４；２５２，２５４，２５８）を備えており、
    この第２のビアは、前記光学層（３８；２０２）内を、前記接着面（４０）から前記電気端子まで延在しており、
    この第２のビアの最大直径は３μｍ未満である、請求項１～６のいずれか１項に記載の光チップ。
  8. 前記光学層内を、前記接着面（４０）から前記ウェーブガイド（７６；２７６）の前記第１の埋込型電気接点（１４８Ａ，１４８Ｂ，１４８Ｃ；２６４）まで延在する前記ビアは、全ての第１のビアから電気的に絶縁される、請求項７に記載の光チップ。
  9. 前記ウェーブガイド（７６）は、
    中央リブ（１４２）、
    前記中央リブに機械的に接続され、厚さが前記中央リブの厚さの２分の１未満である横方向リム（１４６Ａ，１４６Ｂ）、及び
    前記横方向リム（１４６Ａ，１４６Ｂ）によって前記中央リブ（１４２）に接続された横方向突起部（１４４Ａ，１４４Ｂ）のうちの少なくとも１つを備えており、
    前記第１の埋込型電気接点は、前記チップ平面に垂直な方向において、前記中央リブ（１４２）、前記横方向リム（１４６Ａ，１４６Ｂ）又は前記横方向突起部（１４４Ａ，１４４Ｂ）から、５００ｎｍ未満の位置に配置される、請求項１～８のいずれか１項に記載の光チップ。
  10. 請求項１～９のいずれか１項に記載の光チップを製造する方法であって、
    前記光学層（３８；２０２）の少なくとも一部を、２５０μｍを超える厚さを有する第１のハンドル（１６４）に固定する工程（１６０）と、
    前記光学層（３８；２０２）の少なくとも一部は、前記第１のハンドルから連続して、
    酸化物サブレイヤ（９０）と、
    埋込サブレイヤ（１２２）と、
    第１の接着面とを備えており、
    前記光学層（３８；２０２）の少なくとも一部はさらに、
    前記第１の接着面に対向する前記酸化物サブレイヤ（９０）の面に設けられ、前記埋込サブレイヤの誘電体材料に埋め込まれたウェーブガイド（７６；２７６）であって、前記埋込サブレイヤ（１２２）に埋め込まれた第１の埋込型電気接点を備えるウェーブガイドと、
    前記埋込サブレイヤ内を、前記ウェーブガイドの前記第１の接着面から第１の埋込型電気接点まで延在するビアを形成する相互接続金属ネットワークであって、前記チップ平面に平行に延在する金属線を互いに電気的に接続する金属ビア（１４０）を備える相互接続金属ネットワークとを含み、
    これらの金属線は、前記埋込サブレイヤ内で上下に配置されており、
    厚さが５０μｍを超えるキャリア（３６）を、厚さが２５０μｍを超える第２のハンドル（１７０）に固定する工程（１６２）と、
    このキャリアは、前記第２のハンドルの反対側の第２の接着面（１７２）を備えており、光学部品が配置されておらず、
    前記第１の接着面を前記第２の接着面に接着させて、前記接着面（４０）を得る工程（１７４）と、
    前記第１のハンドルを取り外して、前記光学層の前記少なくとも一部の前記酸化物サブレイヤ（９０）を露出させる工程（１７６）と、
    この露出した前記酸化物サブレイヤ（９０）に、前記ウェーブガイドを備えるレーザ光源の光を増幅する増幅部を配置する工程（１７８）と
    を含む、方法。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10374386B1 (en) * 2018-06-07 2019-08-06 Finisar Corporation Chip on carrier
FR3091406B1 (fr) * 2018-12-31 2021-01-15 Centre National De Recherche Scient Cnrs Matériau pour l’isolation électrique et procédé de fabrication
WO2021120433A1 (zh) 2019-12-20 2021-06-24 青岛海信宽带多媒体技术有限公司 光模块
US11592618B2 (en) * 2020-06-10 2023-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Photonic semiconductor device and method of manufacture

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004020767A (ja) 2002-06-14 2004-01-22 Hitachi Cable Ltd 光−電気複合基板及びその製造方法
JP2012252290A (ja) 2011-06-07 2012-12-20 Japan Oclaro Inc 光素子、光素子を含む変調器モジュール、光素子を含むレーザ集積変調器モジュール、及び、光素子の製造方法
US20140376857A1 (en) 2013-06-24 2014-12-25 Stmicroelectronics Sa Photonic integrated circuit and fabrication process
JP2016046534A (ja) 2014-08-22 2016-04-04 コミサリア ア レネルジ アトミクエ オウ エネルジ アルタナティヴ レーザ装置及びレーザ装置の製造方法
US20160124145A1 (en) 2014-10-29 2016-05-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Prestructured substrate for the production of photonic components, associated photonic circuit and manufacturing method
CN108075355A (zh) 2016-11-16 2018-05-25 苏州旭创科技有限公司 基于soi结构的热不敏感激光器

Family Cites Families (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005501413A (ja) 2001-08-24 2005-01-13 エムシーエヌシー リサーチ アンド デベロップメント インスティテュート 貫通ビア垂直配線、貫通ビア型ヒートシンク及び関連する形成方法
US7058247B2 (en) * 2003-12-17 2006-06-06 International Business Machines Corporation Silicon carrier for optical interconnect modules
US8029152B2 (en) 2005-03-24 2011-10-04 Kyocera Corporation Package for light-emitting device, light-emitting apparatus, and illuminating apparatus
US8154131B2 (en) * 2005-06-14 2012-04-10 Cufer Asset Ltd. L.L.C. Profiled contact
US7633167B2 (en) * 2005-09-29 2009-12-15 Nec Electronics Corporation Semiconductor device and method for manufacturing same
US7613369B2 (en) * 2006-04-13 2009-11-03 Luxtera, Inc. Design of CMOS integrated germanium photodiodes
US20100103634A1 (en) * 2007-03-30 2010-04-29 Takuo Funaya Functional-device-embedded circuit board, method for manufacturing the same, and electronic equipment
US7639719B2 (en) 2007-12-31 2009-12-29 Intel Corporation Thermal shunt for active devices on silicon-on-insulator wafers
JPWO2009107742A1 (ja) * 2008-02-28 2011-07-07 日本電気株式会社 半導体装置
JP5370365B2 (ja) * 2008-07-07 2013-12-18 日本電気株式会社 光配線構造
US8877616B2 (en) * 2008-09-08 2014-11-04 Luxtera, Inc. Method and system for monolithic integration of photonics and electronics in CMOS processes
FR2938976A1 (fr) * 2008-11-24 2010-05-28 St Microelectronics Grenoble Dispositif semi-conducteur a composants empiles
US8704375B2 (en) * 2009-02-04 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Barrier structures and methods for through substrate vias
TWI447892B (zh) * 2009-04-20 2014-08-01 Ind Tech Res Inst 發光裝置與其製造方法
US20110291153A1 (en) * 2010-05-31 2011-12-01 Yang ming-kun Chip submount, chip package, and fabrication method thereof
WO2012061182A1 (en) * 2010-11-03 2012-05-10 3M Innovative Properties Company Flexible led device with wire bond free die
DE102010054898A1 (de) * 2010-12-17 2012-06-21 Osram Opto Semiconductors Gmbh Träger für einen optoelektronischen Halbleiterchip und Halbleiterchip
US9137903B2 (en) 2010-12-21 2015-09-15 Tessera, Inc. Semiconductor chip assembly and method for making same
US8741684B2 (en) * 2011-05-09 2014-06-03 Imec Co-integration of photonic devices on a silicon photonics platform
US8912017B2 (en) * 2011-05-10 2014-12-16 Ostendo Technologies, Inc. Semiconductor wafer bonding incorporating electrical and optical interconnects
WO2013086047A1 (en) * 2011-12-06 2013-06-13 Cornell University Integrated multi-chip module optical interconnect platform
US20140133105A1 (en) * 2012-11-09 2014-05-15 Nvidia Corporation Method of embedding cpu/gpu/logic chip into a substrate of a package-on-package structure
US8773562B1 (en) * 2013-01-31 2014-07-08 Apple Inc. Vertically stacked image sensor
JP6448045B2 (ja) * 2014-03-25 2019-01-09 日本電気株式会社 光電気集積回路及び光インタポーザ
KR20150139660A (ko) * 2014-06-03 2015-12-14 삼성전자주식회사 전자소자 패키지
FR3023066B1 (fr) * 2014-06-30 2017-10-27 Aledia Dispositif optoelectronique comprenant des diodes electroluminescentes et un circuit de commande
US20170207600A1 (en) * 2014-07-14 2017-07-20 Biond Photonics Inc. 3d photonic integration with light coupling elements
FR3024910A1 (fr) 2014-08-18 2016-02-19 St Microelectronics Crolles 2 Procede de fabrication d'un circuit integre photonique couple optiquement a un laser en un materian iii-v
US9344200B2 (en) * 2014-10-08 2016-05-17 International Business Machines Corporation Complementary metal oxide semiconductor device with III-V optical interconnect having III-V epitaxial semiconductor material formed using lateral overgrowth
US9705051B2 (en) * 2014-11-18 2017-07-11 PlayNitride Inc. Light emitting device
US9678271B2 (en) * 2015-01-26 2017-06-13 Oracle International Corporation Packaged opto-electronic module
US9461441B2 (en) * 2015-02-09 2016-10-04 Stmicroelectronics Sa Integrated hybrid laser source compatible with a silicon technology platform, and fabrication process
CN104966992B (zh) * 2015-05-27 2018-03-13 中国科学院长春光学精密机械与物理研究所 内建纳米通道冷却量子级联半导体激光器及其制备方法
US9786641B2 (en) * 2015-08-13 2017-10-10 International Business Machines Corporation Packaging optoelectronic components and CMOS circuitry using silicon-on-insulator substrates for photonics applications
US20170054039A1 (en) * 2015-08-20 2017-02-23 Globalfoundries Singapore Pte. Ltd. Photonic devices with through dielectric via interposer
US9899355B2 (en) * 2015-09-30 2018-02-20 Taiwan Semiconductor Manufacturing Co., Ltd. Three-dimensional integrated circuit structure
US20170148955A1 (en) * 2015-11-22 2017-05-25 Cyntec Co., Ltd. Method of wafer level packaging of a module
US10042115B2 (en) * 2016-04-19 2018-08-07 Stmicroelectronics (Crolles 2) Sas Electro-optic device with multiple photonic layers and related methods
FR3053538B1 (fr) * 2016-06-30 2018-08-17 Commissariat Energie Atomique Source laser a semi-conducteur
US9748167B1 (en) * 2016-07-25 2017-08-29 United Microelectronics Corp. Silicon interposer, semiconductor package using the same, and fabrication method thereof
US10976491B2 (en) * 2016-11-23 2021-04-13 The Research Foundation For The State University Of New York Photonics interposer optoelectronics
US10698156B2 (en) 2017-04-27 2020-06-30 The Research Foundation For The State University Of New York Wafer scale bonded active photonics interposer
FR3066615B1 (fr) 2017-05-17 2019-11-15 Commissariat A L'energie Atomique Et Aux Energies Alternatives Puce photonique a structure de collimation integree
US10090342B1 (en) * 2017-08-01 2018-10-02 Semiconductor Components Industries, Llc Stacked image sensor capacitors and related methods
US11550099B2 (en) * 2018-11-21 2023-01-10 The Research Foundation For The State University Of New York Photonics optoelectrical system

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004020767A (ja) 2002-06-14 2004-01-22 Hitachi Cable Ltd 光−電気複合基板及びその製造方法
JP2012252290A (ja) 2011-06-07 2012-12-20 Japan Oclaro Inc 光素子、光素子を含む変調器モジュール、光素子を含むレーザ集積変調器モジュール、及び、光素子の製造方法
US20140376857A1 (en) 2013-06-24 2014-12-25 Stmicroelectronics Sa Photonic integrated circuit and fabrication process
JP2016046534A (ja) 2014-08-22 2016-04-04 コミサリア ア レネルジ アトミクエ オウ エネルジ アルタナティヴ レーザ装置及びレーザ装置の製造方法
US20160124145A1 (en) 2014-10-29 2016-05-05 Commissariat A L'energie Atomique Et Aux Energies Alternatives Prestructured substrate for the production of photonic components, associated photonic circuit and manufacturing method
CN108075355A (zh) 2016-11-16 2018-05-25 苏州旭创科技有限公司 基于soi结构的热不敏感激光器

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