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JP7180989B2 - 半導体装置および表示装置 - Google Patents

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Description

本発明は半導体装置および表示装置に関する。特に、本発明は半導体層として酸化物半導体層が用いられた半導体装置および表示装置に関する。
最近、アモルファスシリコン、低温ポリシリコン、および単結晶シリコンに替わり、酸化物半導体をチャネルに用いた半導体装置の開発が進められている。酸化物半導体をチャネルに用いた半導体装置は、アモルファスシリコンをチャネルに用いた半導体装置と同様に単純な構造かつ低温プロセスで半導体装置を形成することができ、アモルファスシリコンをチャネルに用いた半導体装置よりも高い移動度を有することが知られている。酸化物半導体をチャネルに用いた半導体装置は、オフ電流が非常に低いことが知られている。
例えば、ボトムゲート型トランジスタの半導体層として酸化物半導体が用いられた場合、酸化物半導体層に対してボトムゲート電極側とは反対側（つまり、バックチャネル側）の酸化物半導体層は、例えばエッチング工程などの製造工程中に表面に露出される。その影響で酸化物半導体層のバックチャネル側には欠陥が発生しやすい。この欠陥に固定電荷が蓄積されると、トランジスタの動作ばらつきの原因になり得る。
ボトムゲート型トランジスタにおいて、酸化物半導体層のバックチャネル側に形成された欠陥等の影響を抑制するために、例えば特許文献１では、酸化物半導体層の上方に、絶縁層を介してバックゲート電極が設けられている。このように、酸化物半導体層の上方にバックゲート電極を設けることで、トランジスタの特性を安定させる技術が提案されている。
特開２０１５－０７３０９２号公報
しかしながら、バックゲート電極を設ける場合、ボトムゲート電極及びバックゲート電極を個別に制御するための配線及び回路が必要である。又は、ボトムゲート電極とバックゲート電極とを接続する構造が必要である。例えば、特許文献１のように、ボトムゲート電極とバックゲート電極とを接続する場合、バックゲート電極とは異なる領域に両者を接続するためのコンタクト構造を設ける必要がある。このような場合、トランジスタが設けられる領域とは別にコンタクト構造を設けるための領域が必要になるため、トランジスタが用いられた回路の微細化に対する障害になる。
又は、例えば特許文献１では、ソース電極及びドレイン電極と同じ層の導電層と、ゲート電極と同じ層の導電層とで容量素子を形成している。したがって、容量素子の大きさは容量素子を構成する電極の面積によって決まるため、画素回路に必要な容量素子を形成するためには、必要な容量値に応じた面積を確保する必要があるため、画素回路の微細化に対する障害になる。
本発明に係る一実施形態は、上記実情に鑑み、トランジスタ回路の微細化を実現可能な半導体装置及び表示装置を提供することを目的とする。
本発明の一実施形態による半導体装置は、第１ゲート電極と、前記第１ゲート電極の上の第１ゲート絶縁層と、前記第１ゲート絶縁層の上の第１酸化物半導体層と、前記第１酸化物半導体層に接続されたソース電極及びドレイン電極と、前記第１酸化物半導体層の上の第２ゲート絶縁層と、前記第２ゲート絶縁層の上の第２酸化物半導体層と、前記第２酸化物半導体層の上に設けられ、前記第２酸化物半導体層に接する第２ゲート電極と、前記第２ゲート電極の上に設けられ、平面視において前記第２酸化物半導体層と重畳する第１開口の第１領域が設けられた第１絶縁層と、前記第１開口を介して前記第１ゲート電極と前記第２ゲート電極とを電気的に接続する第１接続電極と、を有する。
本発明の一実施形態による半導体装置は、第１ゲート電極と、前記第１ゲート電極の上の第１ゲート絶縁層と、前記第１ゲート絶縁層の上の第１酸化物半導体層と、前記第１酸化物半導体層に接続されたソース電極及びドレイン電極と、前記第１酸化物半導体層の上の第２ゲート絶縁層と、前記第２ゲート絶縁層の上の第２酸化物半導体層と、前記第２酸化物半導体層の上に設けられ、前記第２酸化物半導体層に接する第２ゲート電極と、前記第１ゲート電極と前記第２ゲート電極とを電気的に接続する接続電極と、を有し、前記第２ゲート絶縁層には第１開口が設けられ、前記第２酸化物半導体層及び前記第２ゲート電極は、前記第１開口に設けられ、前記第２ゲート電極は、前記第２酸化物半導体層を介して前記第１ゲート電極に電気的に接続されている。
本発明の一実施形態による表示装置は、第１ゲート電極と、前記第１ゲート電極の上の第１ゲート絶縁層と、前記第１ゲート絶縁層の上の第１酸化物半導体層と、前記第１酸化物半導体層に接続されたソース電極及びドレイン電極と、前記第１酸化物半導体層の上に設けられ、第３開口の第１領域が設けられた第２ゲート絶縁層と、前記第２ゲート絶縁層の上の第２酸化物半導体層と、前記第２酸化物半導体層の上に設けられ、前記第２酸化物半導体層に接する第２ゲート電極と、前記第２ゲート電極の上に設けられ、前記第３開口の第２領域が設けられた第１絶縁層と、前記第１絶縁層の上に設けられ、前記第３開口を介して前記ソース電極及びドレイン電極の一方に接続された第３接続電極と、前記第３接続電極の上に設けられ、第４開口が設けられた第２絶縁層と、前記第２絶縁層の上に設けられ、前記第４開口を介して前記第３接続電極に接続された画素電極と、を有し、平面視において、前記第１ゲート電極と前記ソース電極及びドレイン電極の一方とは重畳し、前記ソース電極及びドレイン電極の一方と前記第２ゲート電極とは重畳し、前記第２ゲート電極と前記第３接続電極とは重畳する。
本発明の一実施形態に係る表示装置の概要を示す断面図である。 本発明の一実施形態に係る表示装置の概要を示す平面図である。 本発明の一実施形態に係る表示装置の概要を示す画素回路図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法を示す平面図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法を示す平面図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法を示す平面図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法を示す平面図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の概要を示す断面図である。 本発明の一実施形態に係る表示装置の概要を示す断面図である。 本発明の一実施形態に係る表示装置の概要を示す平面図である。 本発明の一実施形態に係る表示装置の概要を示す画素回路図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。 本発明の一実施形態に係る表示装置の製造方法を示す断面図である。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号の後にアルファベットを付して、詳細な説明を適宜省略することがある。
本発明の各実施の形態において、トランジスタが設けられた基板からトランジスタに向かう方向を上または上方という。逆に、トランジスタから基板に向かう方向を下または下方という。このように、説明の便宜上、上方または下方という語句を用いて説明するが、例えば、基板とトランジスタとの上下関係が図示と逆になるように配置されてもよい。また、以下の説明で、例えば基板上のトランジスタという表現は、上記のように基板とトランジスタとの上下関係を説明しているに過ぎず、基板とトランジスタとの間に他の部材が配置されていてもよい。
「表示装置」とは、電気光学層を用いて映像を表示する構造体を指す。例えば、表示装置という用語は、電気光学層を含む表示パネルを指す場合もあり、又は表示セルに対して他の光学部材（例えば、偏光部材、バックライト、タッチパネル等）を装着した構造体を指す場合もある。ここで、「電気光学層」には、技術的な矛盾が生じない限り、液晶層、エレクトロルミネセンス（ＥＬ）層、エレクトロクロミック（ＥＣ）層、電気泳動層が含まれ得る。したがって、後述する実施形態について、表示装置として、有機ＥＬ層を含む有機ＥＬ表示装置を例示して説明するが、上述した他の電気光学層を含む表示装置への適用を排除するものではない。
本明細書において「αはＡ、ＢまたはＣを含む」、「αはＡ，ＢおよびＣのいずれかを含む」、「αはＡ，ＢおよびＣからなる群から選択される一つを含む」、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
なお、以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
〈第１実施形態〉
［表示装置の構造］
図１Ａ～図９を用いて、本発明の第１実施形態に係る表示装置１０の概要について説明する。表示装置１０は、酸化物半導体がチャネルに用いられたボトムゲート型トランジスタを画素回路のトランジスタとして用いた表示装置である。表示装置１０は、液晶表示装置（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ Ｄｅｖｉｃｅ：ＬＣＤ）、表示部に有機ＥＬ素子（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ－Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ：ＯＬＥＤ）または量子ドット等の自発光素子を利用した自発光表示装置、もしくは電子ペーパ等の反射型表示装置において、各々の表示装置の各画素や駆動回路に用いられる。
本実施形態では、表示装置１０について説明するが、表示装置１０に用いられる第１トランジスタ１００及び第２トランジスタ３００は、表示装置以外の半導体装置に適用することができる。例えば、表示装置１０に用いられるトランジスタは、マイクロプロセッサ（Ｍｉｃｒｏ－Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ：ＭＰＵ）などの集積回路（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：ＩＣ）に用いられてもよい。
［表示装置１０の構造］
以下の実施形態では、表示装置１０の一例として、有機ＥＬ表示装置の画素回路について説明する。つまり、表示装置の電気光学層として有機ＥＬ層が用いられた構成について説明する。
図１Ａは、本発明の一実施形態に係る表示装置の概要を示す断面図である。図１Ｂは、本発明の一実施形態に係る表示装置の概要を示す平面図である。図１Ａの断面図は、図１Ｂの平面図においてＡ－Ａ’線に沿う断面図である。なお、図１Ｂでは、第２絶縁層４２０及び画素電極４３０は省略されている。図１Ａ及び図１Ｂに示すように、表示装置１０は、第１トランジスタ１００及び第２トランジスタ３００を有する。第１トランジスタ１００及び第２トランジスタ３００は、複数の画素が配置された表示領域１２に設けられている。後述する第１開口１９１及び第１接続電極２００は、表示領域１２の周辺の周辺領域１４に設けられている。本実施形態では、第１トランジスタ１００は画素回路選択トランジスタに相当し、第２トランジスタ３００は駆動トランジスタに相当する。第１トランジスタ１００は第２トランジスタ３００に接続されている。具体的には、後述する第１トランジスタ１００のドレイン電極１５３が第２トランジスタ３００のボトムゲート電極（第１ゲート電極３１０）及びバックゲート電極（第２ゲート電極３８０）に接続されている。第１トランジスタ１００及び第２トランジスタ３００は共に基板１０１の上に設けられている。
第１トランジスタ１００は、第１ゲート電極１１０、第１ゲート絶縁層１２０、第１酸化物半導体層１４０、ソース電極１５１、ドレイン電極１５３、第２ゲート絶縁層１６０、第２酸化物半導体層１７０、及び第２ゲート電極１８０を有する。第１ゲート絶縁層１２０は第１ゲート電極１１０の上に設けられている。第１酸化物半導体層１４０、ソース電極１５１、及びドレイン電極１５３は第１ゲート絶縁層１２０の上に設けられている。第２ゲート絶縁層１６０は第１酸化物半導体層１４０の上に設けられている。第２酸化物半導体層１７０は第２ゲート絶縁層１６０の上に設けられている。第２ゲート電極１８０は第２酸化物半導体層１７０の上において、第２酸化物半導体層１７０に接するように設けられている。
ソース電極１５１及びドレイン電極１５３は、第１酸化物半導体層１４０の上方から第１酸化物半導体層１４０に接している。つまり、第１トランジスタ１００はトップコンタクト構造である。ただし、ソース電極１５１及びドレイン電極１５３が、第１酸化物半導体層１４０の下方から第１酸化物半導体層１４０に接していてもよい。つまり、第１トランジスタ１００はボトムコンタクト構造であってもよい。
ソース電極１５１及びドレイン電極１５３を特に区別しない場合、単にＳＤ電極１５０という。なお、液晶表示の画素選択トランジスタのように、ＳＤ電極１５０が、ソース電極としての機能とドレイン電極としての機能とが入れ替わるように動作する場合であっても、説明の便宜上、信号線に接続された電極をソース電極１５１といい、画素電極に接続された電極をドレイン電極１５３という。
表示装置１０は、第１トランジスタ１００の上（つまり第２ゲート電極１８０の上）に第１絶縁層１９０を有する。第２ゲート絶縁層１６０及び第１絶縁層１９０には第１開口１９１が設けられている。上記のように、第１開口１９１は周辺領域１４に設けられている。説明の便宜上、第１開口１９１のうち、第１絶縁層１９０に対応する領域を第１領域１９１－１という場合がある。また、第１開口１９１のうち、第２ゲート絶縁層１６０に対応する領域を第２領域１９１－２という場合がある。図１Ｂに示すように、第１開口１９１は、平面視において第２酸化物半導体層１７０、第２ゲート電極１８０、及び後述する第２接続電極１３０と重畳する。つまり、第１開口１９１は、第２ゲート電極１８０及び第２接続電極１３０に達している。換言すると、第２ゲート電極１８０及び第２接続電極１３０は１つの開口（第１開口１９１）によって第２ゲート絶縁層１６０及び第１絶縁層１９０から露出されている。なお、第１開口１９１は第２ゲート電極１８０の一部にも形成されている。第１開口１９１に対応する領域の第２ゲート電極１８０は、第１開口１９１を形成する際に薄膜化する。つまり、第１開口１９１に対応する領域の第２ゲート電極１８０の膜厚は、その他の領域の第２ゲート電極１８０の膜厚よりも小さい。
なお、詳細は後述するが、第１開口１９１を形成する際に、第１開口１９１に対応する領域の第２ゲート電極１８０が膜厚方向に全てエッチングされる場合がある。そのような場合、第１開口１９１は第２酸化物半導体層１７０に達する。つまり、第２酸化物半導体層１７０及び第２接続電極１３０は１つの開口（第１開口１９１）によって第１絶縁層１９０及び第２ゲート電極１８０から露出される。この場合は、第１開口１９１は、平面視において第２酸化物半導体層１７０及び後述する第２接続電極１３０と重畳する。
第１絶縁層１９０の上、及び第１開口１９１には第１接続電極２００が設けられている。第１接続電極２００は、第１開口１９１を介して第２ゲート電極１８０と第１ゲート電極１１０とを電気的に接続する。図１Ａでは、第１接続電極２００は、第１開口１９１において、薄膜化した第２ゲート電極１８０の上面、第２酸化物半導体層１７０の側面、及び第２接続電極１３０の上面と接している。なお、上記のように、第１開口１９１に対応する領域の第２ゲート電極１８０がその膜厚方向に全てエッチングされている場合、第１接続電極２００は、第２酸化物半導体層１７０の上面及び側面、並びに第２接続電極１３０の上面と接する。
第１ゲート絶縁層１２０には第２開口１２１が設けられている。第２開口１２１は、平面視において第１ゲート電極１１０と重畳する（後述する図３Ｂ参照）。つまり、第２開口１２１は第１ゲート電極１１０に達している。第１ゲート絶縁層１２０の上、及び第２開口１２１に第２接続電極１３０が設けられている。第２接続電極１３０は、第２開口１２１を介して第１ゲート電極１１０に接続され、第１ゲート電極１１０と第１接続電極２００とを電気的に接続する。第２接続電極１３０はＳＤ電極１５０と同じ層に設けられている。
第２トランジスタ３００は、第１ゲート電極３１０、第１ゲート絶縁層１２０、第１酸化物半導体層３４０、ソース電極３５１、ドレイン電極３５３、第２ゲート絶縁層１６０、第２酸化物半導体層３７０、及び第２ゲート電極３８０を有する。ソース電極３５１及びドレイン電極３５３は、第１酸化物半導体層３４０の上方から第１酸化物半導体層３４０に接している。ソース電極３５１及びドレイン電極３５３を特に区別しない場合、単にＳＤ電極３５０という。
第１ゲート電極３１０は第１ゲート電極１１０と同じ層に設けられている。第１酸化物半導体層３４０は第１酸化物半導体層１４０と同じ層に設けられている。ＳＤ電極３５０はＳＤ電極１５０と同じ層に設けられている。第２酸化物半導体層３７０は第２酸化物半導体層１７０と同じ層に設けられている。第２ゲート電極３８０は第２ゲート電極１８０と同じ層に設けられている。
第１トランジスタ１００と同様に、第２ゲート絶縁層１６０及び第１絶縁層１９０には第１開口３９１が設けられている。説明の便宜上、第１開口３９１のうち、第１絶縁層１９０に対応する領域を第１領域３９１－１という場合がある。また、第１開口３９１のうち、第２ゲート絶縁層１６０に対応する領域を第２領域３９１－２という場合がある。図１Ｂに示すように、第１開口３９１は、平面視において、第２酸化物半導体層３７０、第２ゲート電極３８０、及び第２接続電極３３０と重畳する。第１開口３９１には第１接続電極４００が設けられている。第１ゲート絶縁層１２０には第２開口３２１が設けられている。第２開口３２１には第２接続電極３３０が設けられている。つまり、第１接続電極４００は、第１開口３９１を介して第２接続電極３３０に接続されている。なお、第１開口３９１、第１接続電極４００、第２開口３２１、及び第２接続電極３３０の構造は、第１トランジスタ１００の第１開口１９１、第１接続電極２００、第２開口１２１、及び第２接続電極１３０の構造と同様なので、説明を省略する。上記のように、第１トランジスタ１００及び第２トランジスタ３００は共通する特徴を有している。共通の特徴については、一方のトランジスタの構成について説明し、他方のトランジスタの構成の説明は省略する場合がある。例えば、以下の説明で、第１ゲート電極１１０について説明した特徴は第１ゲート電極３１０にも共通する。
図１Ａに示すように、第２ゲート絶縁層１６０及び第１絶縁層１９０には、第３開口３９３が設けられている。説明の便宜上、第３開口３９３のうち、第１絶縁層１９０に対応する領域を第１領域３９３－１という場合がある。また、第３開口３９３のうち、第２ゲート絶縁層１６０に対応する領域を第２領域３９３－２という場合がある。図１Ｂに示すように、第３開口３９３は、平面視においてドレイン電極３５３と重畳する。つまり、第３開口３９３はドレイン電極３５３に達している。換言すると、ドレイン電極３５３は第３開口３９３によって第２ゲート絶縁層１６０及び第１絶縁層１９０から露出されている。第１絶縁層１９０の上、及び第３開口３９３には第３接続電極４１０が設けられている。第３接続電極４１０は第３開口３９３を介してドレイン電極３５３に接続されている。
第１接続電極２００、４００、及び第３接続電極４１０の上に第２絶縁層４２０が設けられている。第２絶縁層４２０には、第４開口４２１が設けられている。第４開口４２１は第３接続電極４１０に達している。つまり、第３接続電極４１０は、第４開口４２１によって第２絶縁層４２０から露出される。第２絶縁層４２０の上、及び第４開口４２１には画素電極４３０が設けられている。画素電極４３０は第４開口４２１を介して第３接続電極４１０に接続されている。なお、図示しないが、画素電極４３０の上に有機ＥＬ層が設けられ、当該有機ＥＬ層の上にコモン電極（カソード電極）が設けられる。なお、図１Ｂでは、第４開口４２１及び画素電極４３０は省略されている。
第２トランジスタ３００のドレイン電極３５３側には、異なる３つの絶縁層で容量が構成される。第１ゲート電極３１０及びドレイン電極３５３は第１ゲート絶縁層１２０を誘電体とする第１容量Ｃ１を構成する。ドレイン電極３５３及び第２ゲート電極３８０（又は、第２ゲート電極３８０及び第２酸化物半導体層３７０）は第２ゲート絶縁層１６０を誘電体とする第２容量Ｃ２を構成する。第２ゲート電極３８０及び第３接続電極４１０は第１絶縁層１９０を誘電体とする第３容量Ｃ３を構成する。つまり、図１Ｂに示すように、平面視において、第１ゲート電極３１０及びドレイン電極３５３は重畳している。同様に、ドレイン電極３５３及び第２ゲート電極３８０は重畳している。同様に、第２ゲート電極３８０及び第３接続電極４１０は重畳している。換言すると、第１容量Ｃ１、第２容量Ｃ２、及び第３容量Ｃ３は、平面視において重畳している。
図１Ｂに示すように、第１ゲート電極１１０及び第２ゲート電極１８０は第１方向Ｄ１（行方向）に延びている。一方、ソース電極１５１及びソース電極３５１は第２方向（列方向）に延びている。つまり、これらの電極は行方向又は列方向に延びる配線として用いられている。本実施形態では、第１接続電極２００が周辺領域１４で第１ゲート電極１１０と第２ゲート電極１８０とを接続するため、画素回路を小さくすることができる。ただし、第１接続電極２００は、表示領域１２に設けられてもよい。
［表示装置１０を構成する各部材の材質］
第１酸化物半導体層１４０及び第２酸化物半導体層１７０として、半導体の特性を有する酸化金属が用いられる。例えば、上記の酸化物半導体層（１４０、１７０）として、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）、および酸素（Ｏ）を含む酸化物半導体が用いられてもよい。特に、上記の酸化物半導体層（１４０、１７０）として、Ｉｎ：Ｇａ：Ｚｎ：Ｏ＝１：１：１：４の組成比を有する酸化物半導体が用いられてもよい。ただし、本発明の一実施形態において用いられるＩｎ、Ｇａ、Ｚｎ、およびＯを含む酸化物半導体は、上記の組成に限定されず、上記とは異なる組成の酸化物半導体が用いられてもよい。例えば、上記の比率に対して、移動度を向上させるためにＩｎの比率が大きい酸化物半導体が上記の酸化物半導体層（１４０、１７０）として用いられてもよい。上記の比率に対して、光照射による影響を小さくするために、バンドギャップが大きくなるように、Ｇａの比率が大きい酸化物半導体が上記の酸化物半導体層（１４０、１７０）として用いられてもよい。
本実施形態において、第１酸化物半導体層１４０に用いられる酸化物半導体と第２酸化物半導体層１７０に用いられる酸化物半導体とは物性が異なる。例えば、第１酸化物半導体層１４０はアモルファスであり、第２酸化物半導体層１７０は結晶性を有している。又は、第１酸化物半導体層１４０及び第２酸化物半導体層１７０が共に結晶性を示す場合、第２酸化物半導体層１７０は第１酸化物半導体層１４０よりも結晶性が高い。ここで、結晶性が高いとは、例えばＸＲＤ（Ｘ－Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ；Ｘ線回折）の分析によって得られるＸ線回折パターンにおいて、ある結晶性を示すピークの高さが相対的に高いことを意味する。又は、第１酸化物半導体層１４０及び第２酸化物半導体層１７０の結晶性の高さに有意差がない場合は、ＸＲＤ分析におけるピークの半値幅において、第２酸化物半導体層１７０の半値幅は第１酸化物半導体層１４０の半値幅よりも小さい。又は、ＥＤ（Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ；電子回折法）の分析によって回折スポットのパターン又は同心円状のパターンにおいて、第２酸化物半導体層１７０のパターンは第１酸化物半導体層１４０のパターンよりも鮮明である。又は、第２酸化物半導体層１７０の酸素含有量は、第１酸化物半導体層１４０の酸素含有量よりも多い。又は、第２酸化物半導体層１７０は第１酸化物半導体層１４０よりもウェットエッチングレートが小さい。又は、第２酸化物半導体層１７０は第１酸化物半導体層１４０よりも屈折率、バンドギャップ、膜密度、及び内部応力が大きい。
ただし、第１酸化物半導体層１４０及び第２酸化物半導体層１７０がアモルファスであってもよく、結晶性であってもよい。第１酸化物半導体層１４０及び第２酸化物半導体層１７０の両方又は一方がアモルファスと結晶の混相であってもよい。第１酸化物半導体層１４０及び第２酸化物半導体層１７０は物理蒸着法（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ法）によって形成される。
第１酸化物半導体層１４０及び第２酸化物半導体層１７０として、Ｉｎ、Ｇａ、Ｚｎ、およびＯを含む酸化物半導体に他の元素が添加された材料が用いられてもよい。例えばＡｌ、Ｓｎなどの金属元素が上記の酸化物半導体に添加されていてもよい。上記の酸化物半導体以外にも酸化亜鉛（ＺｎＯ）、酸化ニッケル（ＮｉＯ）、酸化スズ（ＳｎＯ2）、酸化チタン（ＴｉＯ2）、酸化バナジウム（ＶＯ2）、酸化インジウム（Ｉｎ2Ｏ3）、チタン酸ストロンチウム（ＳｒＴｉＯ3）などが第１酸化物半導体層１４０及び第２酸化物半導体層１７０として用いられてもよい。
第１酸化物半導体層１４０及び第２酸化物半導体層１７０は、組成は同じであって、組成比が異なる酸化物半導体であってもよい。又は、第１酸化物半導体層１４０及び第２酸化物半導体層１７０は、異なる組成であってもよい。
基板１０１として、可視光に対して透光性を有する基板が用いられる。基板１０１として、可撓性を有しない剛性基板、又は可撓性を有する可撓性基板が用いられる。剛性基板として、ガラス基板、石英基板、およびサファイア基板が用いられてもよい。可撓性基板として、ポリイミド基板、アクリル基板、シロキサン基板、およびフッ素樹脂基板が用いられてもよい。基板１０１として透光性を有しない基板が用いられてもよい。基板１０１として、シリコン基板、炭化シリコン基板、化合物半導体基板などの半導体基板、またはステンレス基板などの導電性基板が用いられてもよい。
第１ゲート絶縁層１２０、第２ゲート絶縁層１６０、第１絶縁層１９０、及び第２絶縁層４２０として、酸化シリコン（ＳｉＯx）、酸化窒化シリコン（ＳｉＯxＮy）、窒化酸化シリコン（ＳｉＮxＯy）、窒化シリコン（ＳｉＮx）、酸化アルミニウム（ＡｌＯx）、酸化窒化アルミニウム（ＡｌＯxＮy）、窒化酸化アルミニウム（ＡｌＮxＯy）、窒化アルミニウム（ＡｌＮx）などが用いられる（ｘ、ｙは任意の正の数値）。上記の絶縁層として、これらが積層された構造が用いられてもよい。上記の絶縁層としては、上記の無機絶縁材料の他にＴＥＯＳ層や有機絶縁材料が用いられてもよい。
ＳｉＯxＮyおよびＡｌＯxＮyとは、酸素（Ｏ）よりも少ない量の窒素（Ｎ）を含有するシリコン化合物およびアルミニウム化合物である。ＳｉＮxＯyおよびＡｌＮxＯyとは、窒素よりも少ない量の酸素を含有するシリコン化合物およびアルミニウム化合物である。
上記の絶縁層は、ＰＶＤ法で形成されてもよく、化学蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ法）で形成されてもよい。ＰＶＤ法としては、スパッタリング法、真空蒸着法、電子ビーム蒸着法、および分子線エピタキシー法などが用いられる。ＣＶＤ法としては、熱ＣＶＤ法、プラズマＣＶＤ法、触媒ＣＶＤ法（Ｃａｔ（Ｃａｔａｌｙｔｉｃ）－ＣＶＤ法又はホットワイヤＣＶＤ法）などが用いられる。ＴＥＯＳ層とはＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）を原料としたＣＶＤ層を指す。
有機絶縁材料としては、ポリイミド樹脂、アクリル樹脂、エポキシ樹脂、シリコーン樹脂、フッ素樹脂、シロキサン樹脂などが用いられる。上記の絶縁層は、単層であってもよく、上記の材料の積層であってもよい。例えば、上記の絶縁層は無機絶縁材料および有機絶縁材料の積層であってもよい。
第１ゲート電極１１０、ＳＤ電極１５０、第２ゲート電極１８０、第１接続電極２００、第２接続電極１３０、及び第３接続電極４１０として、一般的な金属材料または導電性酸化金属材料が用いられる。例えば、これらの電極として、アルミニウム（Ａｌ）、チタン（Ｔｉ）、クロム（Ｃｒ）、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、亜鉛（Ｚｎ）、モリブデン（Ｍｏ）、インジウム（Ｉｎ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、タングステン（Ｗ）、白金（Ｐｔ）、ビスマス（Ｂｉ）などが用いられる。上記の電極として、上記の材料の合金が用いられてもよく、上記の材料の窒化物が用いられてもよい。また、上記の電極は単層であってもよく、上記の材料から選択された材料の積層であってもよい。
画素電極４３０として、ＩＴＯ（酸化インジウム・スズ）、ＩＧＯ（酸化インジウム・ガリウム）、ＩＺＯ（酸化インジウム・亜鉛）、ＧＺＯ（ガリウムがドーパントとして添加された酸化亜鉛）等の導電性酸化物半導体が用いられる。画素電極４３０は単層であってもよく、上記の材料の積層であってもよい。第３接続電極４１０と同じ層の導電層をコモン電極として用いる場合、第１接続電極２００、第２接続電極１３０、及び第３接続電極４１０として、上記の導電性酸化物半導体が用いられてもよい。
［表示装置１０の回路構成］
図２は、本発明の一実施形態に係る表示装置の概要を示す画素回路図である。図２に示すように、表示装置１０において、第１トランジスタ１００は画素選択トランジスタであり、第２トランジスタ３００は駆動トランジスタである。第１トランジスタ１００は信号線５００及びゲート線５１０に接続されている。第２トランジスタ３００はアノード電源線５２０及び発光素子ＤＯに接続されている。上記のように、第１トランジスタ１００は第２トランジスタ３００に接続されている。
ソース電極１５１は信号線５００に接続されている。ドレイン電極１５３は第２トランジスタ３００の第１ゲート電極３１０に接続されている。第１ゲート電極１１０はゲート線５１０に接続されている。第２ゲート電極１８０は第１接続電極２００及び第２接続電極１３０を介して第１ゲート電極１１０に接続されている。
ソース電極３５１はアノード電源線５２０に接続されている。ドレイン電極３５３は、第１容量Ｃ１及び第２容量Ｃ２の一方の電極として機能する。また、ドレイン電極３５３は、第３容量Ｃ３の一方の電極である第３接続電極４１０、並びに、発光素子ＤＯのアノード電極である画素電極４３０に接続されている。第１ゲート電極３１０は、第１容量Ｃ１の他方の電極として機能する。また、第１ゲート電極３１０は、第２容量Ｃ２、及び第３容量Ｃ３の他方の電極である第２酸化物半導体層３７０及び第２ゲート電極３８０にそれぞれ接続されている。発光素子ＤＯのカソード電極であるコモン電極（図示せず）はカソード電源線５３０に接続されている。上記のように、第１容量Ｃ１、第２容量Ｃ２、及び第３容量Ｃ３は、有機ＥＬ表示装置の画素回路における保持容量として機能する。
上記の実施形態では、図１Ａに示すように、第２接続電極１３０を介して第１接続電極２００と第１ゲート電極１１０とを接続する構成を例示したが、この構成に限定されない。例えば、第１開口１９１を第１ゲート絶縁層１２０、第２ゲート絶縁層１６０、及び第１絶縁層１９０に形成し、第２接続電極１３０を設けずに、第１接続電極２００と第１ゲート電極１１０とを直接接触させてもよい。
第１接続電極２００、４００、及び第３接続電極４１０と同じ層の導電層を用いて、配線を構成してもよい。本実施形態によると、開口する位置を調整することで、第１開口１９１と同じ工程で形成する開口が露出する対象を選択することができる。つまり、第１開口１９１と同じ工程で形成する開口によって、第１ゲート電極１１０と同じ導電層、第２ゲート電極１８０と同じ導電層、又はＳＤ電極１５０と同じ導電層のいずれかを露出することができる。したがって、信号線５００又はゲート線５１０を第１接続電極２００、４００、及び第３接続電極４１０と同じ層の導電層で形成することができる。
なお、上記の説明では、表示装置の電気光学層として有機ＥＬ層が用いられた構成について説明したが、この構成に限定されない。電気光学層として液晶層が用いられてもよい。例えば、電気光学層として、横電界によって液晶の配向が制御されるＩＰＳ（Ｉｎ－ｐｌａｉｎ Ｓｗｔｃｈｉｎｇ）方式が用いられる場合、画素電極４３０が平面視において櫛のようなパターン形状を有する。第３接続電極４１０と同じ層にコモン電極が設けられる。この構成によって、第３接続電極４１０と画素電極４３０との間に横電界が形成される。この場合、画素電極４３０の上に配向膜を介して液晶層が設けられる。一方、電気光学層として、縦電界によって液晶の配向が制御されるＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）方式が用いられる場合、基板１０１に対向する対向基板にコモン電極が設けられる。この構成によって、画素電極４３０とコモン電極との間に縦電界が形成される。この場合、画素電極４３０とコモン電極との間にそれぞれ配向膜を介して液晶層が設けられる。
以上のように、本実施形態に係る表示装置１０では、１つの開口（第１開口１９１）によって第２ゲート電極１８０及び第２接続電極１３０が第２ゲート絶縁層１６０及び第１絶縁層１９０から露出され、第１開口１９１の内部で、第２ゲート電極１８０と第２接続電極１３０とが第１接続電極２００によって接続される構成である。この構成では、第２ゲート電極１８０への開口と第２接続電極１３０への開口とを個別に設ける場合に比べて、それぞれの開口の間のスペースを設ける必要がないため、トランジスタ回路を微細化することができる。また、第１開口１９１の径を大きくすることができるため、開口のアスペクト比（開口径に対する開口深さの比）を小さくすることができる。開口のアスペクト比が小さくなることで、第１開口１９１における第１接続電極２００の被覆性を向上させることができる。つまり、第１開口１９１における第１絶縁層１９０の側壁に第１接続電極２００を十分な膜厚で形成することができるため、当該側壁における断線などの不具合を抑制することができる。
また、第１容量Ｃ１、第２容量Ｃ２、及び第３容量Ｃ３が平面視において重畳することで、平面視において容量が配置される面積を小さくすることができる。その結果、トランジスタ回路を微細化することができる。
［表示装置１０の製造方法］
図３Ａ～図８を用いて、本実施形態に係る表示装置１０の製造方法について説明する。図３Ａ～図８は、それぞれ本発明の一実施形態に係る表示装置の製造方法を示す断面図及び平面図である。
まず、図３Ａ及び図３Ｂに示すように、基板１０１の上に第１ゲート電極１１０及び３１０を形成し、それらの上に第１ゲート絶縁層１２０を形成する。そして、第１ゲート絶縁層１２０に、第２開口１２１及び３２１を形成し、第１ゲート電極１１０及び３１０を露出する。
続いて、図４Ａ及び図４Ｂに示すように、第１ゲート絶縁層１２０の上に第１酸化物半導体層１４０及び３４０のパターンを形成する。第１酸化物半導体層１４０及び３４０の上に導電層を成膜し、その導電層をパターニングすることで第２接続電極１３０及び３３０、並びに、ＳＤ電極１５０及び３５０を形成する。ここで、第１酸化物半導体層１４０及び３４０となる酸化物半導体層の成膜（以降、「第１酸化物半導体層１４０及び３４０の成膜」という）において、これらがトランジスタのチャネルとして適正な物性を有するような条件で形成する。例えば、これらの酸化物半導体層がアモルファスとなる条件で酸化物半導体層を形成する。ただし、これらの酸化物半導体層が結晶性を有する条件で酸化物半導体層を形成してもよい。
続いて、図５Ａ及び図５Ｂに示すように、第２ゲート絶縁層１６０を形成する。第２ゲート絶縁層１６０の上に酸化物半導体層及び導電層を成膜し、レジストマスク１８９を介して、これらをエッチングする。このエッチングによって第２酸化物半導体層１７０及び３７０、並びに、第２ゲート電極１８０及び３８０を形成する。エッチングが終了したら、レジストマスク１８９を除去する。なお、上記の導電層は酸化物半導体層に接するように成膜される。図５Ｂに示すように、平面視において、第２ゲート電極１８０は第２接続電極１３０と重畳する。同様に、平面視において、第２ゲート電極３８０は第２接続電極３３０と重畳する。
第２酸化物半導体層１７０及び３７０となる酸化物半導体層の成膜（以降、「第２酸化物半導体層１７０及び３７０の成膜」という）において、第１酸化物半導体層１４０及び３４０の成膜条件に比べて、スパッタリングに用いられるプロセスガスにおける酸素ガスの比率が高い成膜条件を用いる。本実施形態では、成膜における酸素ガス比率において、第２酸化物半導体層１７０及び３７０の比率を、第１酸化物半導体層１４０及び３４０の比率よりも高くすることで、第２酸化物半導体層１７０及び３７０は結晶化する。又は、第１酸化物半導体層１４０及び３４０、並びに、第２酸化物半導体層１７０及び３７０が共に結晶性を示す場合、第２酸化物半導体層１７０及び３７０は第１酸化物半導体層１４０及び３４０よりも結晶性が高い。また、上記の成膜条件の違いによって、第２酸化物半導体層１７０及び３７０の酸素含有量は第１酸化物半導体層１４０及び３４０の酸素含有量よりも多くなる。
第２酸化物半導体層１７０及び３７０を第１酸化物半導体層１４０及び３４０よりも酸素ガス比率が高い条件のスパッタリング法で成膜することで、第２ゲート絶縁層１６０の膜中に酸素が打ち込まれる。第２ゲート絶縁層１６０の膜中に打ち込まれた酸素は後の熱処理（例えば３５０℃程度の熱処理）で膜外に向かって拡散する。熱処理によって第２ゲート絶縁層１６０に向かって拡散した酸素が第２ゲート絶縁層１６０に到達することで、第２ゲート絶縁層１６０から第１酸化物半導体層１４０及び３４０に酸素が供給される。この酸素によって第１酸化物半導体層１４０及び３４０の酸素欠損が修復される。
続いて、図６に示すように、第１絶縁層１９０を形成する。なお、図６に対応する平面図は図５Ｂと同じなので、図示していない。第１絶縁層１９０の成膜は、酸素を過剰に含む第２酸化物半導体層１７０及び３７０から酸素が放出される温度で行われる。したがって、第１絶縁層１９０の成膜と共に、上記のように第１酸化物半導体層１４０及び３４０の酸素欠損の修復が行われる。ただし、第１絶縁層１９０の形成の前又は後に熱処理を行うことで、第２酸化物半導体層１７０から酸素を放出させてもよい。
続いて、図７Ａ及び図７Ｂに示すように、レジストマスク１９９を介して第１絶縁層１９０及び第２ゲート絶縁層１６０をエッチングする。このエッチングの条件は、第１絶縁層１９０、第２ゲート絶縁層１６０、並びに、第２ゲート電極１８０及び３８０のエッチングレートに対して、第２酸化物半導体層１７０及び３７０のエッチングレートが十分に小さい条件で行われる。つまり、エッチングが進行し、開口の途中で表面に露出された第２ゲート電極１８０及び３８０が膜厚方向に全てエッチングされても、それらの下の第２酸化物半導体層１７０及び３７０がエッチングストッパとして機能する。なお、本実施形態では、第２ゲート電極１８０及び３８０は膜厚方向に全てはエッチングされておらず、第２酸化物半導体層１７０及び３７０はまだエッチングストッパとして機能していない。
上記の方法で第１絶縁層１９０及び第２ゲート絶縁層１６０をエッチングすることで、第１開口１９１及び３９１、並びに、第３開口３９３が形成される。図７Ｂに示すように、第１開口１９１は第２接続電極１３０及び第２ゲート電極１８０の両方を露出する。同様に第１開口３９１は第２接続電極３３０及び第２ゲート電極３８０の両方を露出する。このエッチングによって第２ゲート電極１８０及び３８０はエッチングされて薄膜化する。つまり、上記の開口が設けられた領域の第２ゲート電極１８０及び３８０の膜厚は、開口が設けられていない領域の第２ゲート電極１８０及び３８０の膜厚より小さい。開口形成の終了後に、レジストマスク１９９を除去する。
続いて、図８に示すように、導電層を第１絶縁層１９０の上、及び上記のように第１絶縁層１９０に設けられた開口内部に成膜し、その導電層をパターニングすることで、第１接続電極２００及び４００、並びに、第３接続電極４１０を形成する。続いて、第４開口４２１が設けられた第２絶縁層４２０を形成し、その上に画素電極４３０を形成することで、図１Ａ及び図１Ｂに示す表示装置１０が完成する。
以上のように、本実施形態に係る表示装置１０の製造方法では、また、平面視において第１開口１９１と重畳する領域に、第２酸化物半導体層１７０の上に第２ゲート電極１８０が接して設けられていることで、第１開口１９１を形成する際に、第１開口１９１に対応する領域の第２ゲート電極１８０が膜厚方向に完全にエッチングされた場合であっても、第２酸化物半導体層１７０が当該エッチングのストッパとして機能する。また、第２酸化物半導体層１７０の上に金属の第１接続電極２００を形成すると、第２酸化物半導体層１７０の表面付近の酸素が第１接続電極２００によって還元され、第２酸化物半導体層１７０は低抵抗化する。同様に、第２酸化物半導体層１７０と第２ゲート電極１８０との間でも、第２酸化物半導体層１７０が低抵抗化している。つまり、上記のように、エッチングによって第２酸化物半導体層１７０が露出し、第１接続電極２００が第２酸化物半導体層１７０と接触する場合であっても、第２酸化物半導体層１７０の上面と第１接続電極２００とのコンタクトが確保される。つまり、両者を広い面積で接触させることができるため、両者の間の接触抵抗を低減することができる。
ここで、第２ゲート絶縁層１６０の直上に金属を成膜すると、成膜された金属と接する第２ゲート絶縁層１６０の表面では、酸素が還元されてしまう。第２ゲート絶縁層１６０中の酸素が還元されると、第２ゲート絶縁層１６０中に欠陥が生じる。その欠陥に固定電荷がトラップされると、トランジスタ特性が変動するなどの問題が生じる。また、第２ゲート絶縁層１６０の酸素含有量が少なくなるため、この状態で熱処理が行われると、第１酸化物半導体層１４０及び３４０の酸素が第２ゲート絶縁層１６０に移動し、第１酸化物半導体層１４０及び３４０に酸素欠損が生じるなどの問題が生じる。
一方で、本実施形態のように、第２酸化物半導体層１７０を介して第２ゲート電極１８０を形成することで、第２ゲート絶縁層１６０の酸素が還元されることを抑制できる。その結果、上記のような問題の発生を抑制することができる。
さらに、成膜に用いられるプロセスガスにおける酸素ガスの比率において、第２酸化物半導体層１７０及び３７０の比率を第１酸化物半導体層１４０及び３４０の比率よりも高くすることで、第２酸化物半導体層１７０及び３７０を形成した後の熱処理によって、第１酸化物半導体層１４０及び３４０に酸素を供給することができる。
なお、本実施形態では、第１開口１９１において第２酸化物半導体層１７０及び３７０の上に第２ゲート電極１８０及び３８０が残存している構成を例示したが、この構成に限定されない。例えば、図９に示すように、第１開口１９１において、第２酸化物半導体層１７０及び３７０が第２ゲート電極１８０及び３８０から露出されていてもよい。
〈第２実施形態〉
図１０Ａ～図１７を用いて、本発明の第２実施形態に係る表示装置１０Ａの概要について説明する。表示装置１０Ａは、第１ゲート電極１１０Ａ及び３１０Ａと第２ゲート電極１８０Ａ及び３８０Ａとを電気的に接続する構造において、第１実施形態の表示装置１０とは異なる。本実施形態では表示装置１０Ａとして有機ＥＬ表示装置について説明するが、表示装置１０と同様に、表示装置１０Ａは液晶表示装置及び電子ペーパなどの表示装置に用いることができる。また、表示装置１０Ａに用いられる第１トランジスタ１００Ａ及び第２トランジスタ３００ＡはＭＰＵなどの半導体装置に用いることができる。
図１０Ａは、本発明の一実施形態に係る表示装置の概要を示す断面図である。図１０Ｂは、本発明の一実施形態に係る表示装置の概要を示す平面図である。図１０Ａの断面図は、図１０Ｂの平面図においてＡ－Ａ’線に沿う断面図である。図１０Ａ及び図１０Ｂに示すように、表示装置１０Ａは、第１トランジスタ１００Ａ及び第２トランジスタ３００Ａを有する。本実施形態では、第１実施形態と同様の特徴については説明を省略し、第１実施形態とは異なる点について説明する。
表示装置１０Ａは表示装置１０とは異なり、第１絶縁層１９０Ａには、第１ゲート電極１１０Ａと第２ゲート電極１８０Ａとを電気的に接続するための開口、及び第１ゲート電極３１０Ａと第２ゲート電極３８０Ａとを電気的に接続するための開口が設けられていない。表示装置１０Ａでは、第２ゲート絶縁層１６０Ａに設けられた第１開口１６１Ａ及び１６３Ａに第２酸化物半導体層１７０Ａ及び３７０Ａ、並びに、第２ゲート電極１８０Ａ及び３８０Ａが設けられることで、第２接続電極１３０Ａを介して第１ゲート電極１１０Ａと第２ゲート電極１８０Ａとが電気的に接続され、第２接続電極３３０Ａを介して第１ゲート電極３１０Ａと第２ゲート電極３８０Ａとが電気的に接続されている。
図１０Ａに示すように、第１開口１６１Ａ及び１６３Ａの底部において、第２接続電極１３０Ａと第２ゲート電極１８０Ａ及びとの間に第２酸化物半導体層１７０Ａが挟まれており、第２接続電極３３０Ａと第２ゲート電極３８０Ａ及びとの間に第２酸化物半導体層３７０Ａが挟まれている。第２酸化物半導体層１７０Ａ及び３７０Ａの上に金属の第２ゲート電極１８０Ａ及び３８０Ａを形成すると、第２酸化物半導体層１７０Ａ及び３７０Ａの酸素が第２ゲート電極１８０Ａ及び３８０Ａによって還元され、第２酸化物半導体層１７０Ａ及び３７０Ａは低抵抗化する。したがって、第２接続電極１３０Ａと第２ゲート電極１８０Ａとの間に第２酸化物半導体層１７０Ａが設けられ、第２接続電極３３０Ａと第２ゲート電極３８０Ａとの間に第２酸化物半導体層３７０Ａが設けられていても、第２接続電極１３０Ａと第２ゲート電極１８０Ａとの導通、及び第２接続電極３３０Ａと第２ゲート電極３８０Ａとの導通は可能である。
第２酸化物半導体層１７０Ａ及び３７０Ａは、第１開口１６１Ａ及び１６３Ａにおける第２ゲート絶縁層１６０Ａの側壁にも設けられている。換言すると、第２酸化物半導体層１７０Ａ及び３７０Ａは、第１開口１６１Ａ及び１６３Ａにおける第２ゲート絶縁層１６０Ａの側壁において、金属層（第２ゲート電極１８０Ａ及び３８０Ａ）と第２ゲート絶縁層１６０Ａとの接触を防ぐ。
なお、図１０Ａでは、第２接続電極１３０Ａ及び３３０Ａを介して、第１ゲート電極１１０Ａと第２ゲート電極１８０Ａとが電気的に接続され、第１ゲート電極３１０Ａと第２ゲート電極３８０Ａとが電気的に接続されているが、第１実施形態で説明したように、第２接続電極１３０Ａ及び３３０Ａが省略されてもよい。第２接続電極１３０Ａ及び３３０Ａが省略されている場合、第１開口１６１Ａ及び１６３Ａに設けられた第２ゲート電極１８０Ａ及び３８０Ａ、並びに、第２酸化物半導体層１７０Ａ及び３７０Ａを接続電極と解することができる。
第２ゲート絶縁層１６０Ａ、第１絶縁層１９０Ａ、及び第２絶縁層４２０Ａに第３開口３９３Ａが設けられている。図１０Ｂに示すように、第３開口３９３Ａは平面視においてドレイン電極３５３Ａと重畳する。つまり、第３開口３９３Ａはドレイン電極３５３Ａに達している。第２絶縁層４２０Ａの上、及び第３開口３９３Ａに画素電極４３０Ａが設けられている。画素電極４３０Ａは第３開口３９３Ａの底部においてドレイン電極３５３Ａに接続されている。
第２トランジスタ３００Ａのドレイン電極３５３Ａ側には、異なる２つの絶縁層で容量が構成される。第１ゲート電極３１０Ａ及びドレイン電極３５３Ａは第１ゲート絶縁層１２０Ａを誘電体とする第１容量Ｃ１を構成する。ドレイン電極３５３Ａ及び第２ゲート電極３８０Ａ（又は、第２ゲート電極３８０Ａ及び第２酸化物半導体層３７０Ａ）は第２ゲート絶縁層１６０Ａを誘電体とする第２容量Ｃ２を構成する。つまり、図１０Ｂに示すように、平面視において、第１ゲート電極３１０Ａ及びドレイン電極３５３Ａは重畳している。同様に、ドレイン電極３５３Ａ及び第２ゲート電極３８０Ａは重畳している。換言すると、第１容量Ｃ１及び第２容量Ｃ２は、平面視において重畳している。
以上のように、本実施形態に係る表示装置１０Ａによると、第１開口１６１Ａ及び１６３Ａにおける第２ゲート絶縁層１６０Ａの側壁に第２酸化物半導体層１７０Ａ及び３７０Ａが設けられていることで、上記の側壁付近において、第２ゲート絶縁層１６０Ａの酸素が還元され、その影響によって第１酸化物半導体層１４０Ａ及び３４０Ａに酸素欠損が形成されることを抑制することができる。また、表示装置１０に設けられた第１接続電極２００及び４００を形成する必要がない。上記のように、表示装置１０Ａは、表示装置１０に比べて、第１酸化物半導体層１４０Ａ及び３４０Ａに酸素欠損が形成されることを抑制することができるため、より安定したトランジスタ特性を得ることができる。また、表示装置１０に設けられた第１接続電極２００及び４００を設ける必要がないため、よりシンプルな構造の表示装置を得ることができる。その結果、トランジスタ回路を微細化することができる。
また、第１容量Ｃ１及び第２容量Ｃ２が平面視において重畳することで、平面視において容量が配置される面積を小さくすることができる。その結果、トランジスタ回路を微細化することができる。
［表示装置１０Ａの回路構成］
図１１は、本発明の一実施形態に係る表示装置の概要を示す画素回路図である。図１１に示す表示装置１０Ａの画素回路は、図２に示す表示装置１０の画素回路と類似しているが、第３容量Ｃ３を有しない点において表示装置１０の画素回路とは異なる。その他の点については、両者は同様の特徴を有するため、ここでは説明を省略する。
［表示装置１０Ａの製造方法］
図１２～図１７を用いて、本実施形態に係る表示装置１０Ａの製造方法について説明する。図１２～図１７は、それぞれ本発明の一実施形態に係る表示装置の製造方法を示す断面図である。以下の説明において、図３Ａ～図８に示した製造方法と同様の製造方法が用いられる箇所については、詳細な説明は省略する。なお、図１０Ｂに示す表示装置１０Ａの平面図における構成は、図１Ｂに示す表示装置１０の平面図における構成に類似しているため、表示装置１０Ａの製造方法の説明において平面図は図示しない。
まず、図１２に示すように、基板１０１Ａの上に第１ゲート電極１１０Ａ及び３１０Ａを形成し、それらの上に第１ゲート絶縁層１２０Ａを形成する。そして、第１ゲート絶縁層１２０Ａに、第２開口１２１Ａ及び３２１Ａを形成し、第１ゲート電極１１０Ａ及び３１０Ａを露出する。
続いて、図１３に示すように、第１ゲート絶縁層１２０Ａの上に第１酸化物半導体層１４０Ａ及び３４０Ａのパターンを形成する。第１酸化物半導体層１４０Ａ及び３４０Ａの上に、第２接続電極１３０Ａ及び３３０Ａ、並びに、ＳＤ電極１５０Ａ及び３５０Ａを形成する。
続いて、図１４に示すように、第１酸化物半導体層１４０Ａ及び３４０Ａ、第２接続電極１３０Ａ及び３３０Ａ、並びに、ＳＤ電極１５０Ａ及び３５０Ａの上に第２ゲート絶縁層１６０Ａを形成する。そして、レジストマスク１６９Ａを介して第２ゲート絶縁層１６０Ａをエッチングし、第１開口１６１Ａ及び１６３Ａを形成する。エッチングが終了したら、レジストマスク１６９Ａを除去する。
続いて、図１５に示すように、第２ゲート絶縁層１６０Ａ、並びに、第１開口１６１Ａ及び１６３Ａに、酸化物半導体層及び導電層を成膜する。レジストマスク１８９Ａを介してこれらをエッチングすることで、第２酸化物半導体層１７０Ａ及び３７０Ａ、並びに、第２ゲート電極１８０Ａ及び３８０Ａを形成する。エッチングが終了したら、レジストマスク１８９Ａを除去する。なお、この工程において酸化物半導体層を形成する際に第２接続電極１３０の表面が酸素雰囲気に晒される。したがって、第２接続電極１３０の最上層として、酸化しても絶縁化しない材質を用いることが好ましい。また、酸化物半導体層の密度は、例えば酸化シリコンなどの絶縁層の密度に比べて高いため、酸素が酸化物半導体層の中を拡散しにくい。したがって、酸化物半導体層の成膜初期に、できるだけ多くの酸素を第２ゲート絶縁層１６０Ａに打ち込むことが好ましい。つまり、酸化物半導体層の成膜初期の酸素分圧をそれ以外の期間の酸素分圧よりも高くすることが好ましい。
続いて、図１６に示すように、第２ゲート電極１８０Ａ及び３８０Ａの上に第１絶縁層１９０Ａを形成する。
続いて、図１７に示すように、第１絶縁層１９０Ａの上に第２絶縁層４２０Ａを形成する。第２絶縁層４２０Ａ、第１絶縁層１９０Ａ、及び第２ゲート絶縁層１６０Ａに第３開口３９３Ａを形成し、ドレイン電極３５３Ａを露出させる。第３開口３９３Ａの形成として、ドライエッチング又はウェットエッチングが用いられてもよく、レーザ加工が用いられてもよい。第３開口３９３Ａを形成した後に、第２絶縁層４２０Ａ及び第３開口３９３Ａに画素電極４３０Ａを形成することで、図１０Ａ及び図１０Ｂに示す表示装置１０Ａが完成する。
以上のように、本実施形態に係る表示装置１０Ａの製造方法のように、第２酸化物半導体層１７０Ａ及び３７０Ａを介して第２ゲート電極１８０Ａ及び３８０Ａを形成することで、第２ゲート絶縁層１６０Ａの酸素が還元されることを抑制できる。さらに、成膜に用いられるプロセスガスにおける酸素ガスの比率において、第２酸化物半導体層１７０Ａ及び３７０Ａの比率を第１酸化物半導体層１４０Ａ及び３４０Ａの比率よりも高くすることで、第２酸化物半導体層１７０Ａ及び３７０Ａを形成した後の熱処理によって、第１酸化物半導体層１４０Ａ及び３４０Ａに酸素を供給することができる。
本発明の実施形態として上述した各実施形態は、相互に矛盾しない限りにおいて、適宜組み合わせて実施することができる。また、各実施形態の表示装置を基にして、当業者が適宜構成要素の追加、削除もしくは設計変更を行ったもの、又は、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
本明細書においては、開示例として主にＥＬ表示装置の場合を例示したが、他の適用例として、その他の自発光型表示装置、液晶表示装置、あるいは電気泳動素子などを有する電子ペーパ型表示装置など、あらゆるフラットパネル型の表示装置が挙げられる。また、中小型から大型まで、特に限定することなく適用が可能である。
上述した各実施形態の態様によりもたらされる作用効果とは異なる他の作用効果であっても、本明細書の記載から明らかなもの、又は、当業者において容易に予測し得るものについては、当然に本発明によりもたらされるものと解される。
１０：表示装置、 １００：第１トランジスタ、 １０１：基板、 １１０：第１ゲート電極、 １２０：第１ゲート絶縁層、 １２１：第２開口、 １３０：第２接続電極、 １４０：第１酸化物半導体層、 １５０：ＳＤ電極、 １５１：ソース電極、 １５３：ドレイン電極、 １６０：第２ゲート絶縁層、 １６１Ａ：第１開口、 １６９Ａ：レジストマスク、 １７０：第２酸化物半導体層、 １８０：第２ゲート電極、 １８９：レジストマスク、 １９０：第１絶縁層、 １９１：第１開口、 １９９：レジストマスク、 ２００：第１接続電極、 ３００：第２トランジスタ、 ３１０：第１ゲート電極、 ３２１：第２開口、 ３３０：第２接続電極、 ３４０：第１酸化物半導体層、 ３５０：電極、 ３５１：ソース電極、 ３５３：ドレイン電極、 ３７０：第２酸化物半導体層、 ３８０：第２ゲート電極、 ３９１：第１開口、 ３９３：第３開口、 ４００：第１接続電極、 ４１０：第３接続電極、 ４２０：第２絶縁層、 ４２１：第４開口、 ４３０：画素電極、 ５００：信号線、 ５１０：ゲート線、 ５２０：アノード電源線、 ５３０：カソード電源線

Claims (13)

  1. 第１ゲート電極と、
    前記第１ゲート電極の上の第１ゲート絶縁層と、
    前記第１ゲート絶縁層の上の第１酸化物半導体層と、
    前記第１酸化物半導体層に接続されたソース電極及びドレイン電極と、
    前記第１酸化物半導体層の上の第２ゲート絶縁層と、
    前記第２ゲート絶縁層の上の第２酸化物半導体層と、
    前記第２酸化物半導体層の上に設けられ、前記第２酸化物半導体層に接する第２ゲート電極と、
    前記第２ゲート電極の上に設けられ、平面視において前記第２酸化物半導体層と重畳する第１開口の第１領域が設けられた第１絶縁層と、
    前記第１開口を介して前記第１ゲート電極と前記第２ゲート電極とを電気的に接続する第１接続電極と、を有する半導体装置。
  2. 前記第１接続電極は、前記第１開口において、前記第２酸化物半導体層の側面を覆う、請求項１に記載の半導体装置。
  3. 前記ソース電極及びドレイン電極と同じ層に設けられた第２接続電極をさらに有し、
    前記ソース電極及びドレイン電極は、前記第１酸化物半導体層の上方から前記第１酸化物半導体層に接し、
    前記第１ゲート絶縁層には、前記第１ゲート電極に達する第２開口が設けられ、
    前記第２接続電極は、前記第２開口を介して前記第１ゲート電極に接続され、
    前記第２ゲート絶縁層には、前記第２接続電極に達する前記第１開口の第２領域が設けられ、
    前記第１接続電極は、前記第１開口の前記第２領域を介して前記第２接続電極に接続される、請求項２に記載の半導体装置。
  4. 平面視において前記第１開口と重畳する領域の前記第２酸化物半導体層は前記第２ゲート電極から露出され、前記第１接続電極に接している、請求項２又は３に記載の半導体装置。
  5. 第１ゲート電極と、
    前記第１ゲート電極の上の第１ゲート絶縁層と、
    前記第１ゲート絶縁層の上の第１酸化物半導体層と、
    前記第１酸化物半導体層に接続されたソース電極及びドレイン電極と、
    前記第１酸化物半導体層の上に設けられ、第３開口の第１領域が設けられた第２ゲート絶縁層と、
    前記第２ゲート絶縁層の上の第２酸化物半導体層と、
    前記第２酸化物半導体層の上に設けられ、前記第２酸化物半導体層に接する第２ゲート電極と、
    前記第２ゲート電極の上に設けられ、前記第３開口の第２領域が設けられた第１絶縁層と、
    前記第１絶縁層の上に設けられ、前記第３開口を介して前記ソース電極及びドレイン電極の一方に接続された第３接続電極と、
    前記第３接続電極の上に設けられ、第４開口が設けられた第２絶縁層と、
    前記第２絶縁層の上に設けられ、前記第４開口を介して前記第３接続電極に接続された画素電極と、を有し、
    平面視において、前記第１ゲート電極と前記ソース電極及びドレイン電極の一方とは重畳し、前記ソース電極及びドレイン電極の一方と前記第２ゲート電極とは重畳し、前記第２ゲート電極と前記第３接続電極とは重畳する表示装置。
  6. 前記第１酸化物半導体層をチャネルとする駆動トランジスタに接続された選択トランジスタをさらに有し、
    前記駆動トランジスタは、前記第１ゲート電極と前記第２ゲート電極とを接続する第１接続電極及び第２接続電極をさらに有し、
    前記選択トランジスタのドレイン電極は、前記第１接続電極及び前記第２接続電極に接続されている、請求項５に記載の表示装置。
  7. 前記第２ゲート絶縁層及び前記第１絶縁層には、平面視において前記第２酸化物半導体層及び前記選択トランジスタのドレイン電極と重畳する第１開口が設けられ、
    前記第１接続電極は、前記第１開口を介して前記第２ゲート電極と前記選択トランジスタのドレイン電極とを電気的に接続する、請求項６に記載の表示装置。
  8. 前記第１接続電極は、前記第１開口において、前記第２酸化物半導体層の側面を覆う、請求項７に記載の表示装置。
  9. 前記ソース電極及びドレイン電極は、前記第１酸化物半導体層の上方から前記第１酸化物半導体層に接し、
    前記第１ゲート絶縁層には、前記第１ゲート電極に達する第２開口が設けられ、
    前記第２接続電極は、前記第２開口を介して前記第１ゲート電極に接続される、請求項８に記載の表示装置。
  10. 平面視において前記第１開口と重畳する領域の前記第２酸化物半導体層は前記第２ゲート電極から露出され、前記第１接続電極に接している、請求項７乃至９のいずれか一に記載の表示装置。
  11. 前記第２酸化物半導体層は、結晶性の酸化物半導体である、請求項５乃至１０のいずれか一に記載の表示装置。
  12. 前記第２酸化物半導体層の結晶性は、前記第１酸化物半導体層の結晶性よりも高い、請求項５乃至１１のいずれか一に記載の表示装置。
  13. 前記第２酸化物半導体層の酸素含有量は、前記第１酸化物半導体層の酸素含有量よりも多い、請求項５乃至１２のいずれか一に記載の表示装置。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200022226A (ko) * 2018-08-22 2020-03-03 경희대학교 산학협력단 산화물 반도체 박막 트랜지스터 및 그 제조 방법
KR20210113531A (ko) * 2020-03-06 2021-09-16 삼성디스플레이 주식회사 표시 장치
KR20230009053A (ko) * 2021-07-08 2023-01-17 엘지디스플레이 주식회사 픽셀 회로와 이를 이용한 픽셀 구동 방법 및 표시장치
CN115602113A (zh) * 2021-07-08 2023-01-13 乐金显示有限公司（Kr） 像素电路和包括该像素电路的显示装置
CN115938311B (zh) * 2021-09-03 2024-10-22 乐金显示有限公司 像素电路和包括该像素电路的显示装置
CN115497410B (zh) * 2022-09-06 2025-03-18 武汉天马微电子有限公司 显示面板和显示装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016178299A (ja) 2015-03-17 2016-10-06 株式会社半導体エネルギー研究所 半導体装置、該半導体装置の作製方法、または該半導体装置を有する表示装置
JP2017028252A (ja) 2015-05-22 2017-02-02 株式会社半導体エネルギー研究所 半導体装置、該半導体装置を有する表示装置
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Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI495108B (zh) * 2008-07-31 2015-08-01 Semiconductor Energy Lab 半導體裝置的製造方法
KR102113160B1 (ko) * 2012-06-15 2020-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US9059219B2 (en) * 2012-06-27 2015-06-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
JP6345544B2 (ja) 2013-09-05 2018-06-20 株式会社半導体エネルギー研究所 半導体装置の作製方法
US11024725B2 (en) * 2015-07-24 2021-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including metal oxide film
JPWO2020012276A1 (ja) * 2018-07-09 2021-08-12 株式会社半導体エネルギー研究所 半導体装置
JP7210179B2 (ja) * 2018-07-25 2023-01-23 株式会社ジャパンディスプレイ 半導体装置および半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016178299A (ja) 2015-03-17 2016-10-06 株式会社半導体エネルギー研究所 半導体装置、該半導体装置の作製方法、または該半導体装置を有する表示装置
JP2017028252A (ja) 2015-05-22 2017-02-02 株式会社半導体エネルギー研究所 半導体装置、該半導体装置を有する表示装置
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