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JP7170606B2 - Ｄｃ－ｄｃコンバータ - Google Patents

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Description

本発明の実施形態は、ＤＣ－ＤＣコンバータに関する。
ＤＣ－ＤＣコンバータのフィードバック制御方式には、例えば、電圧モード制御方式、電流モード制御方式、及びリップル制御方式がある。また、ＤＣ－ＤＣコンバータには、スイッチングノイズ耐性、ＤＣオフセット除去等において高い性能が要求される。
しかし、従来のＤＣ－ＤＣコンバータでは、ＤＣオフセット除去、スイッチングノイズ耐性等の課題を解決するための回路を設ける必要があるため、回路規模は大きくなる。
国際公開ＷＯ２００６／０３５３６９号
そこで、実施形態は、回路規模を大きくしないで、ＤＣオフセット除去、スイッチングノイズ耐性等の性能が高いＤＣ－ＤＣコンバータを提供することを目的とする。
実施形態のＤＣ－ＤＣコンバータは、基準電圧に応じた出力電圧を生成するためのＤＣ－ＤＣコンバータであって、前記基準電圧と前記出力電圧とを差動入力として、前記差動入力に応じた第１および第２の差動出力信号を出力する全差動アンプと、前記第１および前記第２の差動出力信号に基づいて、パルス幅変調信号を生成するパルス幅変調信号生成回路と、前記パルス幅変調信号を波形整形して、その波形整形した駆動信号を出力するドライバと、を有し、前記パルス幅変調信号生成回路は、前記第１の差動出力信号と前記第２の差動出力信号を、それぞれ変調して第１の変調信号と第２の変調信号を出力する変調回路と、前記第１の変調信号と前記第２の変調信号との比較結果に基づいて、前記パルス幅変調信号を出力するコンパレータと、を有する。
第１の実施形態に関わるＤＣ－ＤＣコンバータの回路図である。 第１の実施形態に関わる全差動アンプと変調フィルタ回路の回路図である。 第１の実施形態に関わるＤＣ－ＤＣコンバータの波形図である。 第１の実施形態に関わるＤＣ－ＤＣコンバータのゲイン線図である。 第１の実施形態に関わるＤＣ－ＤＣコンバータの波形図である。 第１の実施形態に関わる、ＤＣ－ＤＣコンバータのソフトスタート時の各変調器の入出力レンジとコンパレータの入力レンジを説明するための図である。 第２の実施形態に関わるＤＣ－ＤＣコンバータの回路図である。 第２の実施形態に関わるＤＣ－ＤＣコンバータの波形図である。
以下、図面を参照して実施形態を説明する。
（第１の実施形態）
（構成）
図１は、本実施形態に関わるＤＣ－ＤＣコンバータの回路図である。ＤＣ－ＤＣコンバータ１は、全差動アンプ２と、変調器３ａ、３ｂと、コンパレータ４と、ドライバ５と、インダクタ６と、コンデンサ７と、電源回路８を含んで構成されている。全差動アンプ２、変調器３ａ、３ｂ、コンパレータ４、ドライバ５及び電源回路８が、点線で示す１つの半導体チップ、すなわち半導体装置１０内に含まれる。ここでは、インダクタ６とコンデンサ７は、半導体装置に形成されていない。
ドライバ５の出力は、インダクタ６の一端に接続される。インダクタ６の他端とコンデンサ７の一端との接続点Ｐに、出力電圧ＶＯＵＴが生じる。コンデンサ７の他端は、接地されている。接続点Ｐは、図示しない負荷回路に接続される出力端子ＯＴと電気的に接続されている。ＤＣ－ＤＣコンバータ１は、基準電圧ＶＲＥＦに応じた出力電圧ＶＯＵＴを生成する。
全差動アンプ２は、２入力２出力のアンプである。全差動アンプ２の反転入力端子には、電源回路８からの基準電圧ＶＲＥＦが入力される。全差動アンプ２つの非反転入力端子には、接続点Ｐの電圧であるフィードバック電圧ＶＦＢが入力される。
全差動アンプ２は、非反転出力端子である第１の差動出力端子（＋）に第１の差動出力信号Ｖｏｕｔ１を出力する。全差動アンプ２は、反転出力端子である第２の差動出力端子（－）に第２の差動出力信号Ｖｏｕｔ２を出力する。第１の差動出力信号Ｖｏｕｔ１は、変調器３ａに供給される。第２の差動出力信号Ｖｏｕｔ２は、変調器３ｂに供給される。第１の差動出力信号Ｖｏｕｔ１と第２の差動出力信号Ｖｏｕｔ２の電圧差が、全差動アンプ２の差動出力である。すなわち、全差動アンプ２は、基準電圧ＶＲＥＦと出力電圧ＶＯＵＴのフィードバック電圧ＶＦＢとの差動入力に応じた差動出力を、第１の差動出力端子と第２の差動出力端子に出力する。
全差動アンプ２は、２つの入力端子間の電圧差を所定のゲインαにより増幅した電圧差信号を２つの出力端子に出力する。全差動アンプ２は、ＣＭＦＢ（コモンモードフィードバック）回路を有し、２つの出力信号のＤＣレベルは一定である。
図示しないクロック生成回路からのクロック信号ＣＬＫと、インバータ９により反転されたクロック信号ＣＬＫ＿Ｘとが、変調器３ａと３ｂに供給される。
変調器３ａは、第１の差動出力信号Ｖｏｕｔ１を、クロック信号ＣＬＫ、ＣＬＫ＿Ｘに応じて変調して、変調信号ＶＲＥＦＭＯＤを出力する。変調器３ｂは、第２の差動出力信号Ｖｏｕｔ２を、クロック信号ＣＬＫ、ＣＬＫ＿Ｘに応じて、変調して、変調信号ＶＦＢＭＯＤを出力する。ここでは、変調信号ＶＲＥＦＭＯＤ及びＶＦＢＭＯＤは、三角波である。変調信号ＶＦＢＭＯＤは、変調信号ＶＲＥＦＭＯＤとは逆位相である。
すなわち、変調器３ａ、３ｂは、第１の差動出力信号Ｖｏｕｔ１を変調して、変調信号ＶＲＥＦＭＯＤを出力する変調器３ａと、第２の差動出力信号Ｖｏｕｔ２を変調して、変調信号ＶＦＢＭＯＤを出力する変調器３ｂとを有して変調回路を構成する。変調信号ＶＲＥＦＭＯＤが、コンパレータ４のプラス入力端子に入力される。変調信号ＶＦＢＭＯＤが、コンパレータ４のマイナス入力端子に入力される。
図２は、全差動アンプ２と変調フィルタ回路３の構成例を示す回路図である。全差動アンプ２は、電源入力端子２１と、定電流入力端子２２と、基準電圧入力端子２３と、フィードバック電圧入力端子２４と、グラウンド入力端子２５とを有する。
全差動アンプ２は、差動増幅器２６と、カレントミラー回路２７、２８と、出力増幅器２９と、コモンモードフィードバック回路３０を有する。コモンモードフィードバック回路３０により、第１の差動出力信号Ｖｏｕｔ１と第２の差動出力信号Ｖｏｕｔ２は、中点電位に対して対称となる。
変調フィルタ回路３は、ソースフォロワ回路３１と、カレントミラー回路３２と、変調フィルタ３３、３４を含む。変調フィルタ３３、３４は、それぞれ変調器３ａ、３ｂに対応する。各変調フィルタ３３、３４は、複数のスイッチ回路を含み、クロック信号ＣＬＫ、ＣＬＫ＿Ｘに応じてオン・オフされる。クロック信号ＣＬＫはクロック入力端子３５に入力され、クロック信号ＣＬＫ＿Ｘはインバータ９を介して生成される。変調フィルタ回路３は、第１の差動出力信号Ｖｏｕｔ１を変調して、変調信号ＶＲＥＦＭＯＤを出力端子３６に出力する。また、変調フィルタ回路３は、第２の差動出力信号Ｖｏｕｔ２を変調して、変調信号ＶＦＢＭＯＤを出力端子３７に出力する。
図１のコンパレータ４は、変調信号ＶＲＥＦＭＯＤが変調信号ＶＦＢＭＯＤ以上になると、ＨＩＧＨ信号を出力する。コンパレータ４は、変調信号ＶＲＥＦＭＯＤが変調信号ＶＦＢＭＯＤより低くなると、ＬＯＷ信号を出力する。その結果、コンパレータ４は、変調信号ＶＲＥＦＭＯＤと変調信号ＶＦＢＭＯＤとの値に応じたパルス幅変調（ＰＷＭ）信号ＰＭを、ドライバ５に出力する。
すなわち、変調器３ａ、３ｂとコンパレータ４は、パルス幅変調信号生成回路を構成する。パルス幅変調信号生成回路は、第１の差動出力信号Ｖｏｕｔ１と第２の差動出力信号Ｖｏｕｔ２に基づいて、ＰＷＭ信号を生成する。変調器３ａと３ｂは、第１の差動出力信号Ｖｏｕｔ１と第２の差動出力信号Ｖｏｕｔ２を、それぞれ変調して変調信号ＶＲＥＦＭＯＤと変調信号ＶＦＢＭＯＤを出力する。コンパレータ４は、変調信号ＶＲＥＦＭＯＤ、ＶＦＢＭＯＤを比較した結果に基づくＰＷＭ信号ＰＭを出力する。
ドライバ５は、ＰＷＭ信号ＰＭを波形整形した駆動信号ＬＸを出力する。ドライバ５は、例えばｐＭＯＳトランジスタとｎＭＯＳトランジスタを有し、ＰＷＭ信号ＰＭに基づく駆動信号ＬＸを生成して、インダクタ６に供給する。駆動信号ＬＸは、ＰＷＭ信号ＰＭと同じデューティ比を有するパルス信号である。駆動信号ＬＸは、インダクタ６とコンデンサ７により平滑化され、出力電圧ＶＯＵＴとして出力端子ＯＴに出力される。
（作用）
次に、図１にＤＣ－ＤＣコンバータ１の動作を説明する。
図３は、ＤＣ－ＤＣコンバータ１の波形図である。全差動アンプ２に基準電圧ＶＲＥＦとフィードバック電圧ＶＦＢが入力され、差動出力信号Ｖｏｕｔ１，Ｖｏｕｔ２が出力される。差動出力信号Ｖｏｕｔ１とＶｏｕｔ２の電位差は、基準電圧ＶＲＥＦとフィードバック電圧ＶＦＢの電位差に所定のゲインαを乗算した値である。
第１の差動出力信号Ｖｏｕｔ１は変調器３ａにより変調信号ＶＲＥＦＭＯＤに変換され、第２の差動出力信号Ｖｏｕｔ２は変調器３ｂにより変調信号ＶＦＢＭＯＤに変換される。変調信号ＶＲＥＦＭＯＤは三角波信号であり、変調信号ＶＦＢＭＯＤは、変調信号ＶＲＥＦＭＯＤとは逆相の三角波信号である。
コンパレータ４は、変調信号ＶＦＢＭＯＤ、ＶＲＥＦＭＯＤに応じたＰＷＭ信号ＰＭを生成して、ドライバ５へ出力する。変調信号ＶＲＥＦＭＯＤが変調信号ＶＦＢＭＯＤ以上になると、ＰＷＭ信号ＰＭはＨＩＧＨ信号となる。変調信号ＶＲＥＦＭＯＤが変調信号ＶＦＢＭＯＤより低くなると、ＰＷＭ信号ＰＭはＬＯＷ信号となる。
ドライバ５は、ＰＷＭ信号ＰＭに基づいて駆動信号ＬＸをインダクタ６の一端に供給する。インダクタ６の他端には、出力電圧ＶＯＵＴが生じる。
図４は、ＤＣ－ＤＣコンバータ１のゲイン線図である。横軸は、周波数（ｆ［Ｈｚ］）で、縦軸はゲイン（Ｇ［ｄＢ］）である。基準電圧ＶＲＥＦとフィードバック電圧ＶＦＢを変調した信号をコンパレータで比較してパルス信号を生成する回路の場合、周波数に対するゲインは、実線で示すように、２０Ｌｏｇ１０（ＶＩ×β／ＶＭＯＤ）となる。ＶＭＯＤは変調振幅であり、βはフィードバックループの帰還率を示す。ＶＩが数ボルトでＶＭＯＤが数十ミリボルトであると、ゲインは３０～４０ｄＢとなり、ラインレギュレーション（入力ＤＣ電圧の変動に対する出力電圧の変動）が悪い。
これに対して、本実施形態のＤＣ－ＤＣコンバータ１によれば、図４において二点鎖線で示すように、基準電圧ＶＲＥＦとフィードバック電圧ＶＦＢが入力される全差動アンプ２のゲインαによりループゲインを大きくすることができるので、ラインレギュレーションも改善する。
図５は、ＤＣ－ＤＣコンバータ１の波形図である。図５は、基準電圧ＶＲＥＦとフィードバック電圧ＶＦＢの電圧差が小さい場合の波形図である。
本実施形態のＤＣ－ＤＣコンバータ１では、全差動アンプ２を用いている。このため、基準電圧ＶＲＥＦとフィードバック電圧ＶＦＢの電圧差が小さくても、全差動アンプ２では、この電圧差がゲインαにより大きくすることができる。したがって、図５に示すように、ＨＩＧＨの期間が短いＰＷＭ信号ＰＭを生成することができる。言い換えれば、全差動アンプ２のゲインαにより、ＤＣ－ＤＣコンバータのループゲインを大きくしているので、追加回路などを設けなくても、ＤＣオフセットを小さくすることができる。
さらに、ＤＣ－ＤＣコンバータ１は、ソフトスタート時間を設けて、起動時に、出力電圧を０Ｖから設定電圧までゆっくり立ち上がるようにして動作保証をしている。そのため、ＤＣ－ＤＣコンバータの各回路は、広い入出力レンジに亘って、動作保証しなければならない。本実施形態では、全差動アンプ２を用いているため、変調器３ａ、３ｂの出力レンジ、およびコンパレータ４の入力レンジが狭くなる。
図６は、ソフトスタート時の変調器３ａ、３ｂの入出力レンジとコンパレータ４の入力レンジを説明するための図である。全差動アンプ２は、ＣＭＦＢ（コモンモードフィードバック）により出力信号のＤＣレベルは一定である。
よって、全差動アンプ２の出力信号のダイナミックレンジの範囲が決まれば、変調器３ａ、３ｂの入出力信号、およびコンパレータ４の入力信号のダイナミックレンジは、全差動アンプ２の出力信号のＤＣレベルの近傍でよくなるので、ＤＣ－ＤＣコンバータ１のソフトスタート時の回路特性が確保し易い。特に、全差動アンプ２が０Ｖの入力信号を可能とする、例えばフォールデッドカスコードオペアンプなどを用いた構成であれば、ソフトスタート時の０Ｖ入力から安定した出力が可能となり、安定した動作が保証できる。
以上のように、第１の実施形態によれば、回路規模を大きくしないで、ＤＣオフセット除去、スイッチングノイズ耐性等の性能が高いＤＣ－ＤＣコンバータを提供することができる。
（第２の実施形態）
第２の実施形態は、第１の実施形態の回路に、軽負荷時動作回路を付加したＤＣ－ＤＣコンバータである。第２の実施形態のＤＣ－ＤＣコンバータ１Ａは、第１の実施形態のＤＣ－ＤＣコンバータ１と略同じ構成を有しているので、同じ構成要素については、同じ符号を用いて説明は省略し、異なる構成要素についてのみ説明する。
図７は、第２の実施形態に関わるＤＣ－ＤＣコンバータ１Ａの回路図である。ＤＣ－ＤＣコンバータ１Ａは、コンパレータ４とドライバ５の間に設けられたパルス幅設定回路１１を有する。パルス幅設定回路１１は、ＰＷＭ信号ＰＭに基づいて、所定のパルス幅以上になるよう生成されたパルス幅変調（ＰＷＭ）信号Ｖｐｓをドライバ５に出力する。所定のパルス幅は、軽負荷動作における最小のパルス幅であり、例えば、ＤＣ－ＤＣコンバータ１Ａの入出力電圧、インダクタＬのインダクタンス値、目標効率等に基づいて予め定められる。
パルス幅設定回路１１は、例えば、日本国特開２０１８－５０４２１号公報の図２に示す回路である。このパルス幅設定回路１１は、論理積回路と、電流検出アンプと、電源回路と、コンパレータと、マルチプレクサと、を有する。電流検出アンプと、電源回路と、コンパレータとは、インダクタ電流ＩＬが所定のピーク電流以上になったことを検出する電流検出回路を構成する。所定のパルス幅は、その電流検出回路の検出結果に基づいて設定される。すなわち、パルス幅設定回路１１は、ＰＷＭ信号ＰＭを所定のパルス幅以上になるように設定して、ドライバ５に出力する。
図８は、ＤＣ－ＤＣコンバータ１Ａの波形図である。図８は、時刻ｔ１以降、負荷が軽くなった場合における各種信号の波形を示す。負荷が軽負荷になると、差動出力信号Ｖｏｕｔ１、Ｖｏｕｔ２の波形は緩やかに変化する。変調信号ＶＲＥＦＭＯＤ、ＶＦＢＭＯＤが交差している間、ＰＷＭ信号ＰＭは、ローになるが、パルス幅設定回路１１により所定のパルス幅Ｐｍｉｎだけ、維持される。その結果、駆動信号ＬＸの出力も一定に維持される。
ＤＣ－ＤＣコンバータは、一般に、軽負荷時、出力電圧が高めに維持される傾向がある。本実施形態によれば、基準電圧ＶＲＥＦとフィードバック電圧ＶＦＢの差信号が全差動アンプ２のゲインαで増幅された差信号がコンパレータ４で比較される。よって、ＤＣ－ＤＣコンバータ１の出力電圧は、高精度に維持可能となる。第２の実施形態によれば、第１の実施形態の効果に加えて、軽負荷時の電力負荷効率も改善したＤＣ－ＤＣコンバータを提供することができる。
以上のように、上述した各実施形態によれば、回路規模を大きくしないで、ＤＣオフセット除去、スイッチングノイズ耐性等の性能が高いＤＣ－ＤＣコンバータを提供することができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として例示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１、１Ａ ＤＣ－ＤＣコンバータ、２ 全差動アンプ、３ａ、３ｂ 変調器、４ コンパレータ、５ ドライバ、６ インダクタ、７ コンデンサ、８ 電源回路、９ インバータ、１０ 半導体装置、１１ パルス幅設定回路、２１ 電源入力端子、２２ 定電流入力端子、２３ 基準電圧入力端子、２４ フィードバック電圧入力端子、２５ グラウンド入力端子、２６ 差動増幅器、２７、２８ カレントミラー回路、２９ 出力増幅器、３０ コモンモードフィードバック回路、３１ ソースフォロワ回路、３２ カレントミラー回路、３３、３４ 変調フィルタ、３５ クロック入力端子、３６、３７ 出力端子。

Claims (4)

  1. 基準電圧に応じた出力電圧を生成するためのＤＣ－ＤＣコンバータであって、
    前記基準電圧と前記出力電圧とを差動入力として、前記差動入力に応じた第１および第２の差動出力信号を出力する全差動アンプと、
    前記第１および前記第２の差動出力信号に基づいて、パルス幅変調信号を生成するパルス幅変調信号生成回路と、
    前記パルス幅変調信号を波形整形して、その波形整形した駆動信号を出力するドライバと、
    を有し、
    前記パルス幅変調信号生成回路は、
    前記第１の差動出力信号と前記第２の差動出力信号を、それぞれ変調して第１の変調信号と第２の変調信号を出力する変調回路と、
    前記第１の変調信号と前記第２の変調信号との比較結果に基づいて、前記パルス幅変調信号を出力するコンパレータと、
    を有する、ＤＣ－ＤＣコンバータ。
  2. 前記変調回路は、前記第１の差動出力信号を変調して前記第１の変調信号を出力する第１の変調器と、前記第２の差動出力信号を変調して前記第１の変調信号とは逆位相の前記第２の変調信号を出力する第２の変調器とを有する、請求項１に記載のＤＣ－ＤＣコンバータ。
  3. 前記第１の変調信号と前記第２の変調信号は、三角波信号である、請求項２に記載のＤＣ－ＤＣコンバータ。
  4. 前記パルス幅変調信号を、所定のパルス幅以上になるように設定して、前記ドライバに出力するパルス幅設定回路を有する、請求項１に記載のＤＣ－ＤＣコンバータ。
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